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參數(shù)資料
型號： XC3S50AN-4FTG256I
廠商： Xilinx Inc
文件頁數(shù)： 45/123頁
文件大小： 0K
描述： IC FPGA SPARTAN-3AN 256FTBGA
標準包裝： 90
系列： Spartan®-3AN
LAB/CLB數(shù)： 176
邏輯元件/單元數(shù)： 1584
RAM 位總計： 55296
輸入/輸出數(shù)： 195
門數(shù)： 50000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-LBGA
供應商設備封裝： 256-FTBGA
Spartan-3AN FPGA Family: DC and Switching Characteristics
DS557 (v4.1) April 1, 2011
Product Specification
28
TIOPICKD
Time from the setup of data at the
Input pin to the active transition at the
ICLK input of the Input Flip-Flop (IFF).
The Input Delay is programmed.
LVCMOS25(2)
1
XC3S700AN
1.82
1.95
ns
22.62
2.83
ns
33.32
3.72
ns
43.83
4.31
ns
53.69
4.14
ns
64.60
5.19
ns
75.39
6.10
ns
85.92
6.73
ns
1
XC3S1400AN
1.79
2.17
ns
22.55
2.92
ns
33.38
3.76
ns
43.75
4.32
ns
53.81
4.19
ns
64.39
5.09
ns
75.16
5.98
ns
85.69
6.57
ns
Hold Times
TIOICKP
Time from the active transition at the
ICLK input of the Input Flip-Flop (IFF)
to the point where data must be held
at the Input pin. No Input Delay is
programmed.
LVCMOS25(3)
0
XC3S50AN
–0.66
–0.64
ns
XC3S200AN
–0.85
–0.65
ns
XC3S400AN
–0.42
ns
XC3S700AN
–0.81
–0.67
ns
XC3S1400AN
–0.71
ns
TIOICKPD
Time from the active transition at the
ICLK input of the Input Flip-Flop (IFF)
to the point where data must be held
at the Input pin. The Input Delay is
programmed.
LVCMOS25(3)
1
XC3S50AN
–0.88
ns
2
–1.33
ns
3
–2.05
ns
4
–2.43
ns
5
–2.34
ns
6
–2.81
ns
7
–3.03
ns
8
–3.83
–3.57
ns
1
XC3S200AN
–1.51
ns
2
–2.09
ns
3
–2.40
ns
4
–2.68
ns
5
–2.56
ns
6
–2.99
ns
7
–3.29
ns
8
–3.61
ns
Table 23: Setup and Hold Times for the IOB Input Path (Cont’d)
Symbol
Description
Conditions
IFD_
DELAY_
VALUE
Device
Speed Grade
Units
-5
-4
Min
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