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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
101
X-Ref Target - Figure 38
Figure 38: Waveforms for Master and Slave Parallel Configuration
Table 67: Timing for the Master and Slave Parallel Configuration Modes
Symbol
Description
Slave/
Master
All Speed Grades
Units
Min
Max
Clock-to-Output Times
TSMCKBY
The time from the rising transition on the CCLK pin to a signal transition at
the BUSY pin
Slave
–12.0
ns
Setup Times
TSMDCC
The time from the setup of data at the D0-D7 pins to the rising transition at
the CCLK pin
Both
10.0
–ns
TSMCSCC
The time from the setup of a logic level at the CS_B pin to the rising
transition at the CCLK pin
10.0
–ns
TSMCCW(3)
The time from the setup of a logic level at the RDWR_B pin to the rising
transition at the CCLK pin
10.0
–ns
Hold Times
TSMCCD
The time from the rising transition at the CCLK pin to the point when data
is last held at the D0-D7 pins
Both
0
–ns
TSMCCCS
The time from the rising transition at the CCLK pin to the point when a logic
level is last held at the CS_B pin
0
–ns
TSMWCC(3)
The time from the rising transition at the CCLK pin to the point when a logic
level is last held at the RDWR_B pin
0
–ns
DS099-3_05_041103
Byte 0
Byte 1
Byte n
BUSY
High-Z
Byte n+1
T
SMWCC
1/F
CCPAR
T
SMCCCS
T
CCL
T
SMCKBY
T
SMCKBY
T
CCH
T
SMCCW
T
SMCCD
T
SMCSCC
T
SMDCC
PROG_B
(Input)
(Open-Drain)
INIT_B
(Input)
CS_B
(Output)
BUSY
RDWR_B
(Input)
(Input/Output)
CCLK
(Inputs)
D0 - D7
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