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參數(shù)資料
| 型號： | XC3S2000-4FGG900C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 255/272頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3A FPGA 2M STD 900-FBGA |
| 產品培訓模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 27 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 5120 |
| 邏輯元件/單元數(shù)： | 46080 |
| RAM 位總計： | 737280 |
| 輸入/輸出數(shù)： | 565 |
| 門數(shù)： | 2000000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 900-BBGA |
| 供應商設備封裝： | 900-FBGA |
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Spartan-3 FPGA Family: DC and Switching Characteristics
DS099 (v3.1) June 27, 2013
Product Specification
83
The capacitive load (CL) is connected between the output and GND. The Output timing for all standards, as published in the speed files
and the data sheet, is always based on a CL value of zero. High-impedance probes (less than 1 pF) are used for all measurements.
Any delay that the test fixture might contribute to test measurements is subtracted from those measurements to produce the
final timing numbers as published in the speed files and data sheet.
Using IBIS Models to Simulate Load Conditions in Application
IBIS Models permit the most accurate prediction of timing delays for a given application. The parameters found in the IBIS
model (VREF, RREF, and VMEAS) correspond directly with the parameters used in Table 48, VT, RT, and VM. Do not confuse
VREF (the termination voltage) from the IBIS model with VREF (the input-switching threshold) from the table. A fourth
parameter, CREF, is always zero. The four parameters describe all relevant output test conditions. IBIS models are found in
the Xilinx development software as well as at the following link.
Simulate delays for a given application according to its specific load conditions as follows:
1.
Simulate the desired signal standard with the output driver connected to the test setup shown in Figure 35. Use
2.
Record the time to VM.
3.
Simulate the same signal standard with the output driver connected to the PCB trace with load. Use the appropriate IBIS
model (including VREF, RREF, CREF, and VMEAS values) or capacitive value to represent the load.
4.
Record the time to VMEAS.
5.
Compare the results of steps 2 and 4. The increase (or decrease) in delay should be added to (or subtracted from) the
appropriate Output standard adjustment (Table 47) to yield the worst-case delay of the PCB trace.
DIFF_SSTL2_II
-
VICM – 0.75
VICM + 0.75
50
1.25
VICM
DIFF_SSTL2_II_DCI
Notes:
1.
Descriptions of the relevant symbols are as follows:
VREF – The reference voltage for setting the input switching threshold
VICM – The common mode input voltage
VM – Voltage of measurement point on signal transition
VL – Low-level test voltage at Input pin
VH – High-level test voltage at Input pin
RT – Effective termination resistance, which takes on a value of 1MW when no parallel termination is required
VT – Termination voltage
2.
The load capacitance (CL) at the Output pin is 0 pF for all signal standards.
3.
According to the PCI specification.
Table 48: Test Methods for Timing Measurement at I/Os (Cont’d)
Signal Standard
(IOSTANDARD)
Inputs
Outputs
Inputs and
Outputs
VREF (V)
VL (V)
VH (V)
RT (Ω)VT (V)
VM (V)
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