參數(shù)資料
型號： XC3S1600E-5FGG320C
廠商： Xilinx Inc
文件頁數(shù)： 193/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN-3E 1600K 320FBGA
標準包裝： 84
系列： Spartan®-3E
LAB/CLB數(shù)： 3688
邏輯元件/單元數(shù)： 33192
RAM 位總計： 663552
輸入/輸出數(shù)： 250
門數(shù)： 1600000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 320-BGA
供應商設備封裝： 320-FBGA（19x19）
配用： HW-XA3S1600E-UNI-G-ND - KIT DEVELOPMENT AUTOMOTIVE ECU
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
68
The HSWAP pin itself has a pull-up resistor enabled during
configuration. However, the VCCO_0 supply voltage must
be applied before the pull-up resistor becomes active. If the
VCCO_0 supply ramps after the VCCO_2 power supply, do
not let HSWAP float; tie HSWAP to the desired logic level
externally.
Spartan-3E FPGAs have only six dedicated configuration
pins, including the DONE and PROG_B pins, and the four
JTAG boundary-scan pins: TDI, TDO, TMS, and TCK. All
other configuration pins are dual-purpose I/O pins and are
available to the FPGA application after the DONE pin goes
High. See Start-Up for additional information.
Table 47 shows the default I/O standard setting for the
various configuration pins during the configuration process.
The configuration interface is designed primarily for 2.5V
operation when the VCCO_2 (and VCCO_1 in BPI mode)
connects to 2.5V.
D0/DIN
DIN
D0
DIN
2
RDWR_B
RDWR_B
2
A23
A23
2
A22
A22
2
A21
A21
2
A20
A20
2
A19/VS2
VS2
A19
2
A18/VS1
VS1
A18
2
A17/VS0
VS0
A17
2
A16
A16
1
A15
A15
1
A14
A14
1
A13
A13
1
A12
A12
1
A11
A11
1
A10
A10
1
A9
A9
1
A8
A8
1
A7
A7
1
A6
A6
1
A5
A5
1
A4
A4
1
A3
A3
1
A2
A2
1
A1
A1
1
A0
A0
1
LDC0
LDC0
1
LDC1
LDC1
1
LDC2
LDC2
1
HDC
HDC
1
Notes:
1.
Gray shaded cells represent pins that are in a high-impedance state (Hi-Z, floating) during configuration. These pins have an optional
internal pull-up resistor to their respective VCCO supply pin that is active throughout configuration if the HSWAP input is Low.
2.
Yellow shaded cells represent pins with an internal pull-up resistor to its respective voltage supply rail that is active during
configuration, regardless of the HSWAP pin.
3.
Note that dual-purpose outputs are supplied by VCCO, and configuration inputs are supplied by VCCAUX.
Table 46: Pin Behavior during Configuration (Cont’d)
Pin Name
Master Serial
SPI (Serial
Flash)
BPI (Parallel
NOR Flash)
JTAG
Slave Parallel
Slave Serial
I/O Bank(3)
Table 47: Default I/O Standard Setting During Config-
uration (VCCO_2 = 2.5V)
Pin(s)
I/O Standard Output Drive Slew Rate
All, including CCLK
LVCMOS25
8 mA
Slow
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