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參數(shù)資料
| 型號(hào)： | XC3064A-7PC84C |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 24/76頁(yè) |
| 文件大小： | 0K |
| 描述： | IC LOGIC CL ARRAY 6400GAT 84PLCC |
| 產(chǎn)品變化通告： | Product Discontinuation 27/Apr/2010 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | XC3000A/L |
| LAB/CLB數(shù)： | 224 |
| RAM 位總計(jì)： | 46064 |
| 輸入/輸出數(shù)： | 70 |
| 門(mén)數(shù)： | 4500 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 84-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 84-PLCC |
| 其它名稱： | 122-1029 |
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R
XC3000 Series Field Programmable Gate Arrays
7-32
November 9, 1998 (Version 3.1)
Notes:
1. The max limit of CCLK Low time is caused by dynamic circuitry inside the FPGA.
2. Configuration must be delayed until the INIT of all FPGAs is High.
3. At power-up, VCC must rise from 2.0 V to VCC min in less than 25 ms. If this is not possible, configuration can be delayed by
holding RESET Low until VCC has reached 4.0 V (2.5 V for the XC3000L). A very long VCC rise time of >100 ms, or a
non-monotonically rising VCC may require a >6-s High level on RESET, followed by a >6-s Low level on RESET and D/P
after VCC has reached 4.0 V (2.5 V for the XC3000L).
Figure 30: Slave Serial Mode Programming Switching Characteristics
4 TCCH
Bit n
Bit n + 1
Bit n
Bit n - 1
3 TCCO
5 TCCL
2 TCCD
1 TDCC
DIN
CCLK
DOUT
(Output)
X5379
Description
Symbol
Min
Max
Units
CCLK
To DOUT
DIN setup
DIN hold
High time
Low time (Note 1)
Frequency
3
1
2
4
5
TCCO
TDCC
TCCD
TCCH
TCCL
FCC
60
0
0.05
100
5.0
10
ns
s
MHz
Product Obsolete or Under Obsolescence
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC3064A-7PQ160C | IC LOGIC CL ARRAY 6400GAT 160PQF |
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| AMC44DRTI-S13 | CONN EDGECARD 88POS .100 EXTEND |
| AMC44DREI-S13 | CONN EDGECARD 88POS .100 EXTEND |
| FMC18DRES | CONN EDGECARD 36POS .100 EYELET |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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