參數(shù)資料
型號(hào)： XC2V8000-4FFG1517C
廠商： Xilinx Inc
文件頁數(shù)： 285/318頁
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描述： IC FPGA VIRTEX-II 8M 1517-FBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-II
LAB/CLB數(shù)： 11648
RAM 位總計(jì)： 3096576
輸入/輸出數(shù)： 1108
門數(shù)： 8000000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1517-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 1517-FCBGA（40x40）
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.5) November 5, 2007
Module 3 of 4
Product Specification
21
CLB Distributed RAM Switching Characteristics
CLB Shift Register Switching Characteristics
Table 22: CLB Distributed RAM Switching Characteristics
Description
Symbol
Speed Grade
Units
-6
-5
-4
Sequential Delays
Clock CLK to X/Y outputs (WE active) in 16 x 1 mode
TSHCKO16
1.63
1.79
2.05
ns, Max
Clock CLK to X/Y outputs (WE active) in 32 x 1 mode
TSHCKO32
1.97
2.17
2.49
ns, Max
Clock CLK to F5 output
TSHCKOF5
1.77
1.94
2.23
ns, Max
Setup and Hold Times Before/After Clock CLK
BX/BY data inputs (DIN)
TDS/TDH
0.53/–0.09
0.58/–0.10
0.67/–0.11
ns, Min
F/G address inputs
TAS/TAH
0.40/ 0.00
0.44/ 0.00
0.50/ 0.00
ns, Min
SR input (WS)
TWES/TWEH
0.42/–0.01
0.46/–0.01
0.53/–0.01
ns, Min
Clock CLK
Minimum Pulse Width, High
TWPH
0.57
0.63
0.72
ns, Min
Minimum Pulse Width, Low
TWPL
0.57
0.63
0.72
ns, Min
Minimum clock period to meet address write cycle time
TWC
1.14
1.25
1.44
ns, Min
Table 23: CLB Shift Register Switching Characteristics
Description
Symbol
Speed Grade
Units
-6
-5
-4
Sequential Delays
Clock CLK to X/Y outputs
TREG
2.31
2.54
2.92
ns, Max
Clock CLK to X/Y outputs
TREG32
2.65
2.92
3.35
ns, Max
Clock CLK to XB output via MC15 LUT output
TREGXB
2.23
2.46
2.82
ns, Max
Clock CLK to YB output via MC15 LUT output
TREGYB
2.18
2.40
2.75
ns, Max
Clock CLK to Shiftout
TCKSH
1.92
2.11
2.43
ns, Max
Clock CLK to F5 output
TREGF5
2.45
2.69
3.09
ns, Max
Setup and Hold Times Before/After Clock CLK
BX/BY data inputs (DIN)
TSRLDS/TSRLDH
0.53/–0.07
0.58/–0.08
0.67/–0.09
ns, Min
SR input (WS)
TWSS/TWSH
0.19/–0.06
0.21/–0.07
0.24/–0.08
ns, Min
Clock CLK
Minimum Pulse Width, High
TSRPH
0.57
0.63
0.72
ns, Min
Minimum Pulse Width, Low
TSRPL
0.57
0.63
0.72
ns, Min
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PDF描述
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XC2V8000-4FG256C 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II Platform FPGAs: Complete Data Sheet
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XC2V8000-4FG456C 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II Platform FPGAs: Complete Data Sheet
XC2V8000-4FG456I 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II Platform FPGAs: Complete Data Sheet
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