參數(shù)資料
型號： XC2V1000-4BGG575I
廠商： Xilinx Inc
文件頁數(shù)： 2/318頁
文件大?。?/td> 0K
描述： IC FPGA VIRTEX-II 2M 575-MBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標準包裝： 27
系列： Virtex®-II
LAB/CLB數(shù)： 1280
RAM 位總計： 737280
輸入/輸出數(shù)： 328
門數(shù)： 1000000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 575-BBGA
供應(yīng)商設(shè)備封裝： 575-BGA（31x31）
第1頁當(dāng)前第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁
Virtex-II Platform FPGAs: Functional Description
R
DS031-2 (v3.5) November 5, 2007
Module 2 of 4
Product Specification
2
Logic Resources
IOB blocks include six storage elements, as shown in
Each storage element can be configured either as an
edge-triggered D-type flip-flop or as a level-sensitive latch.
On the input, output, and 3-state path, one or two DDR reg-
isters can be used.
Double data rate is directly accomplished by the two regis-
ters on each path, clocked by the rising edges (or falling
edges) from two different clock nets. The two clock signals
are generated by the DCM and must be 180 degrees out of
phase, as shown in Figure 3. There are two input, output,
and 3-state data signals, each being alternately clocked out.
Table 2: Supported Differential Signal I/O Standards
I/O Standard
Output
VCCO
Input
VCCO
Input
VREF
Output
VOD
LVPECL_33
3.3
N/R(1)
N/R
0.490 - 1.220
LDT_25
2.5
N/R
0.500 - 0.700
LVDS_33
3.3
N/R
0.250 - 0.400
LVDS_25
2.5
N/R
0.250 - 0.400
LVDSEXT_33
3.3
N/R
0.440 - 0.820
LVDSEXT_25
2.5
N/R
0.440 - 0.820
BLVDS_25
2.5
N/R
0.250 - 0.450
ULVDS_25
2.5
N/R
0.500 - 0.700
Notes:
1.
N/R = no requirement.
Table 3: Supported DCI I/O Standards
I/O
Standard
Output
VCCO
Input
VCCO
Input
VREF
Termination
Type
LVDCI_33(1)
3.3
N/R(4)
Series
LVDCI_DV2_33(1)
3.3
N/R
Series
LVDCI_25(1)
2.5
N/R
Series
LVDCI_DV2_25(1)
2.5
N/R
Series
LVDCI_18(1)
1.8
N/R
Series
LVDCI_DV2_18(1)
1.8
N/R
Series
LVDCI_15(1)
1.5
N/R
Series
LVDCI_DV2_15(1)
1.5
N/R
Series
GTL_DCI
1.2
0.8
Single
GTLP_DCI
1.5
1.0
Single
HSTL_I_DCI
1.5
0.75
Split
HSTL_II_DCI
1.5
0.75
Split
HSTL_III_DCI
1.5
0.9
Single
HSTL_IV_DCI
1.5
0.9
Single
HSTL_I_DCI_18
1.8
0.9
Split
HSTL_II_DCI_18
1.8
0.9
Split
HSTL_III_DCI_18
1.8
1.1
Single
HSTL_IV_DCI_18
1.8
1.1
Single
SSTL18_I_DCI(3)
1.8
0.9
Split
SSTL18_II_DCI
1.8
0.9
Split
SSTL2_I_DCI(2)
2.5
1.25
Split
SSTL2_II_DCI(2)
2.5
1.25
Split
SSTL3_I_DCI(2)
3.3
1.5
Split
SSTL3_II_DCI(2)
3.3
1.5
Split
LVDS_25_DCI
2.5
N/R
Split
LVDSEXT_25_DCI
2.5
N/R
Split
Notes:
1.
LVDCI_XX and LVDCI_DV2_XX are LVCMOS controlled
impedance buffers, matching the reference resistors or half of
the reference resistors.
2.
These are SSTL compatible.
3.
SSTL18_I is not a JEDEC-supported standard.
4.
N/R = no requirement.
Figure 2: Virtex-II IOB Block
Reg
OCK1
Reg
OCK2
Reg
ICK1
Reg
ICK2
DDR mux
Input
PAD
3-State
Reg
OCK1
Reg
OCK2
DDR mux
Output
IOB
DS031_29_100900
相關(guān)PDF資料
PDF描述
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