參數(shù)資料
型號(hào)： XC2S300E-6PQ208C
廠商： Xilinx Inc
文件頁(yè)數(shù)： 73/108頁(yè)
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描述： IC FPGA 1.8V 1536 CLB'S 208-PQFP
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 24
系列： Spartan®-IIE
LAB/CLB數(shù)： 1536
邏輯元件/單元數(shù)： 6912
RAM 位總計(jì)： 65536
輸入/輸出數(shù)： 146
門數(shù)： 300000
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
其它名稱： 122-1211
DS077-4 (v3.0) August 9, 2013
67
Product Specification
Spartan-IIE FPGA Family: Pinout Tables
R
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
I/O, L65P
6
L4
XC2S50E,
150E, 200E,
300E, 400E
-
I/O, VREF
Bank 6, L65N
6
L5
XC2S50E,
150E, 200E,
300E, 400E
All
I/O, L64P_YY
6
M3
All
-
I/O, L64N_YY
6
M4
All
-
I/O, L63P
6
N2
XC2S100E,
200E, 300E
-
I/O, L63N
6
N3
XC2S100E,
200E, 300E
XC2S200E,
300E, 400E
I/O, L62P_YY
6
P1
All
-
I/O, L62N_YY
6
P2
All
-
M1
-
R1
-
M0
-
T2
-
M2
-
R3
-
I/O, L61N_YY
5
P4
All
-
I/O, L61P_YY
5
R4
All
-
I/O, L60N
5
T3
XC2S50E,
100E, 200E,
300E, 400E
XC2S200E,
300E, 400E
I/O, L60P
5
T4
XC2S50E,
100E, 200E,
300E, 400E
-
I/O, L59N_YY
5
N5
All
-
I/O, L59P_YY
5
P5
All
-
I/O, VREF
Bank 5,
L58N_YY
5
R5
All
I/O, L58P_YY
5
T5
All
-
I/O, L57N
5
N6
XC2S50E,
100E, 150E,
300E
-
FT256 Pinouts (XC2S50E, XC2S100E,
XC2S150E, XC2S200E, XC2S300E, XC2S400E)
(Continued)
Pad Name
Pin
LVDS
Async.
Output
Option
VREF
Option
Function
Bank
I/O, L57P
5
P6
XC2S50E,
100E, 150E,
300E
-
I/O, L56N
5
R6
XC2S50E,
100E, 200E,
300E, 400E
XC2S100E,
150E, 200E,
300E, 400E
I/O, L56P
5
T6
XC2S50E,
100E, 200E,
300E, 400E
-
I/O, L55N
5
M6
XC2S50E,
100E, 200E,
300E, 400E
-
I/O, L55P
5
N7
XC2S50E,
100E, 200E,
300E, 400E
-
I/O
5
P7
-
I/O, L54N
5
R7
XC2S50E,
200E, 300E,
400E
-
I/O, L54P
5
T7
XC2S50E,
200E, 300E,
400E
-
I/O, VREF
Bank 5, L53N
5
M7
XC2S50E,
200E, 300E,
400E
All
I/O, L53P
5
N8
XC2S50E,
200E, 300E,
400E
-
I/O
5
P8
-
XC2S400E
I/O (DLL),
L52N
5
R8
-
GCK1, I
5
T8
-
GCK0, I
4
T9
-
I/O (DLL),
L52P
4
R9
-
I/O, L51N
4
P9
XC2S50E,
150E, 200E,
400E
XC2S400E
FT256 Pinouts (XC2S50E, XC2S100E,
XC2S150E, XC2S200E, XC2S300E, XC2S400E)
(Continued)
Pad Name
Pin
LVDS
Async.
Output
Option
VREF
Option
Function
Bank
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