參數(shù)資料
型號： XA3S500E-4FT256Q
廠商： Xilinx Inc
文件頁數(shù)： 25/37頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN-3E 256FPBGA
標準包裝： 90
系列： Spartan®-3E XA
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計： 368640
輸入/輸出數(shù)： 190
門數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 125°C
封裝/外殼： 256-LBGA
供應商設備封裝： 256-FTBGA
DS635 (v2.0) September 9, 2009
Product Specification
31
R
Master Serial and Slave Serial Mode Timing
Table 38: Timing for the Master Serial and Slave Serial Configuration Modes
Symbol
Description
Slave/
Master
-4 Speed Grade
Units
Min
Max
Clock-to-Output Times
TCCO
The time from the falling transition on the CCLK pin to data
appearing at the DOUT pin
Both
1.5
10.0
ns
Setup Times
TDCC
The time from the setup of data at the DIN pin to the active edge of
the CCLK pin
Both
11.0
-ns
Hold Times
TCCD
The time from the active edge of the CCLK pin to the point when
data is last held at the DIN pin
Both
0
-ns
Clock Timing
TCCH
High pulse width at the CCLK input pin
Master
Slave
TCCL
Low pulse width at the CCLK input pin
Master
Slave
FCCSER
Frequency of the clock signal at
the CCLK input pin
No bitstream compression
Slave
0
66(2)
MHz
With bitstream compression
0
20
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 6.
2.
For serial configuration with a daisy-chain of multiple FPGAs, the maximum limit is 25 MHz.
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PDF描述
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