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參數(shù)資料
| 型號： | XA3S400A-4FGG400I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 22/57頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3A 400K 400-FBGA |
| 產品培訓模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 60 |
| 系列： | Spartan®-3A XA |
| LAB/CLB數(shù)： | 896 |
| 邏輯元件/單元數(shù)： | 8064 |
| RAM 位總計： | 368640 |
| 輸入/輸出數(shù)： | 311 |
| 門數(shù)： | 400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 400-BGA |
| 供應商設備封裝： | 400-FBGA（21x21） |
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XA Spartan-3A Automotive FPGA Family Data Sheet
DS681 (v2.0) April 22, 2011
Product Specification
29
Timing Measurement Methodology
When measuring timing parameters at the programmable I/Os, different signal standards call for different test conditions.
Table 26 lists the conditions to use for each standard.
The method for measuring Input timing is as follows: A signal that swings between a Low logic level of VL and a High logic
level of VH is applied to the Input under test. Some standards also require the application of a bias voltage to the VREF pins
of a given bank to properly set the input-switching threshold. The measurement point of the Input signal (VM) is commonly
located halfway between VL and VH.
The Output test setup is shown in Figure 9. A termination voltage VT is applied to the termination resistor RT, the other end
of which is connected to the Output. For each standard, RT and VT generally take on the standard values recommended for
minimizing signal reflections. If the standard does not ordinarily use terminations (for example, LVCMOS, LVTTL), then RT
is set to 1 M
to indicate an open connection, and V
T is set to zero. The same measurement point (VM) that was used at the
Input is also used at the Output.
X-Ref Target - Figure 9
Figure 9: Output Test Setup
FPGA Output
VT (VREF)
RT (RREF)
VM (VMEAS)
CL (CREF)
DS681_08_041111
Notes:
1.
The names shown in parentheses are
used in the IBIS file.
相關PDF資料 |
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