參數(shù)資料
型號： XA3S1400A-4FGG484Q
廠商： Xilinx Inc
文件頁數(shù)： 16/57頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN3A 1400K 484-FBGA
標準包裝： 1
系列： Spartan®-3A XA
LAB/CLB數(shù)： 2816
邏輯元件/單元數(shù)： 25344
RAM 位總計： 589824
輸入/輸出數(shù)： 375
門數(shù)： 1400000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 125°C
封裝/外殼： 484-BBGA
供應商設備封裝： 484-FBGA
XA Spartan-3A Automotive FPGA Family Data Sheet
DS681 (v2.0) April 22, 2011
Product Specification
23
Input Timing Adjustments
Table 22: Input Timing Adjustments by IOSTANDARD
Convert Input Time from LVCMOS25 to the Following Signal Standard (IOSTANDARD)
Add the Adjustment Below
Units
Speed Grade: -4
Single-Ended Standards
LVTTL
0.62
ns
LVCMOS33
0.54
ns
LVCMOS25
0ns
LVCMOS18
0.83
ns
LVCMOS15
0.60
ns
LVCMOS12
0.31
ns
PCI33_3
0.45
ns
HSTL_I
0.72
ns
HSTL_III
0.85
ns
HSTL_I_18
0.69
ns
HSTL_II_18
0.83
ns
HSTL_III_18
0.79
ns
SSTL18_I
0.71
ns
SSTL18_II
0.71
ns
SSTL2_I
0.71
ns
SSTL2_II
0.71
ns
SSTL3_I
0.78
ns
SSTL3_II
0.78
ns
Differential Standards
LVDS_25
0.79
ns
LVDS_33
0.79
ns
BLVDS_25
0.79
ns
MINI_LVDS_25
0.84
ns
MINI_LVDS_33
0.84
ns
LVPECL_25
0.80
ns
LVPECL_33
0.80
ns
RSDS_25
0.83
ns
RSDS_33
0.83
ns
TMDS_33
0.80
ns
PPDS_25
0.81
ns
PPDS_33
0.81
ns
DIFF_HSTL_I_18
0.80
ns
DIFF_HSTL_II_18
0.98
ns
DIFF_HSTL_III_18
1.05
ns
DIFF_HSTL_I
0.77
ns
DIFF_HSTL_III
1.05
ns
DIFF_SSTL18_I
0.76
ns
DIFF_SSTL18_II
0.76
ns
DIFF_SSTL2_I
0.77
ns
DIFF_SSTL2_II
0.77
ns
DIFF_SSTL3_I
1.06
ns
DIFF_SSTL3_II
1.06
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 26 and are based on the operating conditions set forth in
2.
These adjustments are used to convert input path times originally specified for the LVCMOS25 standard to times that correspond to other
signal standards.
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PDF描述
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