FN8199.0 March 11, 2005 ENDURANCE AND DATA RETENTION CAPACITANCE POWER-UP TIMING AND SEQUENCE A.C. TEST CONDITIONS Note: (1) Applicable to reca" />
參數(shù)資料
型號(hào)： X9438WV24
廠商： Intersil
文件頁(yè)數(shù)： 3/18頁(yè)
文件大?。?/td> 0K
描述： IC DUAL DCP + OPAMP 10K 24TSSOP
標(biāo)準(zhǔn)包裝： 75
系列： XDCP™
接片： 64
電阻（歐姆）： 10k
電路數(shù)： 2
溫度系數(shù)： 標(biāo)準(zhǔn)值 ±300 ppm/°C
存儲(chǔ)器類型： 非易失
接口： I²C（設(shè)備位址）
電源電壓： 4.5 V ~ 5.5 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 24-TSSOP
包裝： 管件
產(chǎn)品目錄頁(yè)面： 1238 (CN2011-ZH PDF)
11
FN8199.0
March 11, 2005
ENDURANCE AND DATA RETENTION
CAPACITANCE
POWER-UP TIMING AND SEQUENCE
A.C. TEST CONDITIONS
Note:
(1) Applicable to recall and power consumption applications
EQUIVALENT A.C. LOAD CIRCUIT
SPICE Macro Model
Parameter
Min.
Unit
Minimum endurance
100,000
Data changes per bit per register
Data retention
100
Years
Symbol
Test
Typical
Unit
Test Conditions
CI/O
Input/output capacitance (SDA)
8
pF
VI/O = 0V
CIN
Input capacitance (A0, A1, A2, A3, and SCL)
6
pF
VIN = 0V
CL | CH | CW
Potentiometer capacitance
10/10/25
pF
See SPICE Model
Power-up sequence(1): (1) VCC (2) V+ and V-
Power-down sequence: no limitation
Input pulse levels
VCC x 0.1 to VCC x 0.9
Input rise and fall times
10ns
Input and output timing level
VCC x 0.5
5V
1533
100pF
SDA Output
2.7V
100pF
CW
RTOTAL
RH
RL
CH
RW
CL
X9438
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PDF描述
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