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參數(shù)資料
| 型號(hào)： | WED2EG472512V65D2 |
| 元件分類： | SRAM |
| 英文描述： | 2M X 72 MULTI DEVICE SRAM MODULE, 3.7 ns, DMA168 |
| 封裝： | DIMM-168 |
| 文件頁數(shù)： | 5/9頁 |
| 文件大?。?/td> | 352K |
| 代理商： | WED2EG472512V65D2 |
5
White Electronic Designs Corporation (508) 366-5151 www.whiteedc.com
WED2EG472512V-D2
SYNC-BURST READ CYCLE PARAMETERS
SYNC-BURST WRITE CYCLE PARAMETERS
123456789012345678
3.0ns
3.5ns
3.7ns
4.0ns
Description
Sym
Min
Max
Min
Max
Min
Max
Min
Max
Units
Frequency
fMAX
200
160
150
133
MHz
Clock Cycle Time
tKC
5.0
6.0
6.5
7.0
ns
Clock High Time
tKH
2
2.4
2.5
3
ns
Clock Low Time
tKL
2
2.4
2.5
3
ns
Clock to Output Valid
tKQ
3
3.5
3.7
4
ns
Clock to Output Invalid
tKQX
1.25
ns
Clock to Output Low-Z
tKQLZ
00
ns
Output Enable to Output Valid
tOEQ
1.25
3
1.25
4
1.25
4
1.25
5
ns
Output Enable to Output Low-Z
tOELZ
00
ns
Output Enable to Output High-Z
tOEHZ
2.5
3.5
4
ns
Address Setup
tS
1.5
1.8
2.0
ns
Bank Enable Setup
tS
1.5
1.8
2.0
ns
Address Hold
tH
0.5
ns
Bank Enable Hold
tH
0.5
ns
12345678901234567
3.0ns
3.5ns
3.7ns
4.0ns
Description
Sym
Min
Max
Min
Max
Min
Max
Min
Max
Units
Frequency
fMAX
200
166
150
133
MHz
Clock Cycle Time
tKC
5.0
6.0
6.5
7.0
ns
Clock High Time
tKH
2
2.4
2.7
3
ns
Clock Low Time
tKL
2
2.4
2.7
3
ns
Address Setup
tS
1.5
1.8
2.0
ns
Address Hold
tH
0.5
ns
Bank Enable Setup
tS
1.5
1.8
ns
Bank Enable Hold
tH
0.5
ns
Global Write Enable Setup
tS
1.5
1.8
2.0
ns
Global Write Enable Hold
tH
0.5
ns
Data Setup
tS
1.5
1.8
2.0
ns
Data Hold
tH
0.5
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| WED2EG472512V7D2 | 制造商:WEDC 制造商全稱:White Electronic Designs Corporation 功能描述:16MB (4x512Kx72) SYNC BURST PIPELINE, DUAL KEY DIMM |
| WED2EG472512V-D2 | 制造商:WEDC 制造商全稱:White Electronic Designs Corporation 功能描述:16MB (4x512Kx72) SYNC BURST PIPELINE, DUAL KEY DIMM |
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