參數(shù)資料
型號(hào)： V827464K24SXTG-C0
廠商： MOSEL-VITELIC
元件分類： DRAM
英文描述： 64M X 72 DDR DRAM MODULE, 0.75 ns, DMA184
封裝： DIMM-184
文件頁(yè)數(shù)： 12/15頁(yè)
文件大小： 214K
代理商： V827464K24SXTG-C0
6
MOSEL VITELIC
V827464K24S
V827464K24S Rev. 1.3 February 2003
23
DDR SDRAM cycle time at 2nd highest CL
10ns 10ns 7.5ns 7.5ns 5.0ns 6.0ns 6.0ns A0h A0h 75h
75h
50h
60h
24
DDR SDRAM Access time from clock at 2nd
highest CL
±0.8
ns
±0.75
ns
±0.75
ns
±0.70
ns
±0.65
ns
±0.70
ns
±0.70
ns
80h
75h
70h
65h
70h
25
DDR SDRAM cycle time at 3rd highest CL
-
7.5ns 7.5ns 7.5ns
00h
75h
26
DDR SDRAM Access time from clock at 3rd high-
est CL
-
±0.75
ns
±0.75
ns
±0.75
ns
00h
75h
27
Minimum row precharge time (=tRP)
20ns 20ns 15ns 18ns 15ns 15ns 20ns 50h
50h 3Ch 48h 3Ch 3Ch
50h
28
Minimum row activate to row active delay(=tRRD) 15ns 15ns 15ns 12ns 10ns 10ns 10ns 3Ch 3Ch 3Ch 30h 28h 28h 28h
29
Minimum RAS to CAS delay(=tRCD)
20ns 20ns 15ns 18ns 15ns 15ns 20ns 50h
50h 3Ch 48h 3Ch 3Ch
50h
30
Minimum active to precharge time(=tRAS)
50ns 45ns 45ns 42ns 40ns 40ns 40ns 32h 2Dh 2Dh 2Ah
28h
31
Module ROW density
256MB
40h
32
Command and address signal input setup time
1.1ns 0.9ns 0.9ns 0.75
ns
0.6ns 0.6ns 0.6ns B0h
90h
75h
60h
33
Command and address signal input hold time
1.1ns 0.9ns 0.9ns 0.75
ns
0.6ns 0.6ns 0.6ns B0h
90h
75h
60h
34
Data signal input setup time
0.6ns 0.5ns 0.5ns 0.45
ns
0.4ns 0.4ns 0.4ns 60h
50h
45h
40h
35
Data signal input hold time
0.6ns 0.5ns 0.5ns 0.45
ns
0.4ns 0.4ns 0.4ns 60h
50h
45h
40h
36-40 Superset information (may be used in future)
00h
41
SDRAM device minimum active to active/auto-re-
fresh time
(=tRC)
70ns 65ns 65ns 60ns 60ns 60ns 60ns 46h
41h
41h 3Ch 3Ch 3Ch 3Ch
42
SDRAM device minimum active to autorefresh to
active/auto-refresh time (=tRFC)
80ns 75ns 75ns 72ns 70ns 70ns 70ns 50h
4Bh 4Bh
48h
46h
43
SDRAM device maximum device cycle time (=tCK
MAX)
12ns 12ns 12ns 12ns 12ns 12ns 12ns 30h
30h
44
SDRAM device maximum skew between DQS
and DQ signals (=tDQSQ)
0.6ns 0.5ns 0.5ns 0.45n
s
0.4ns 0.4ns 0.4ns 3Ch 32h
32h 2Dh
28h
45
SDRAM device maximum read datahold skew
factor (=tQHS)
1ns 0.75n
s
0.75n
s
0.60n
s
0.55
ns
0.55
ns
0.55
ns
A0h
75h
60h
55h
46-61 Superset information (may be used in future)
-
00h
62
SPD data revision code
Initial release
00h
11h
63
Checksum for Bytes 0 ~ 62
-
FAh 35h DDh 5Eh B6h D1h F9h
64
Manufacturer JEDEC ID code
Mosel Vitelic
40h
Byte
#
Function described
Function Supported
Hex value
A1
B0
B1
C0
D0
D3
D4
A1
B0
B1
C0
D0
D3
D4
Serial Presence Detect Information (cont.)
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PDF描述
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V85FACCBAFREQ VCXO, CLOCK, 1.5 MHz - 200 MHz, HCMOS OUTPUT
V85GBAAA155.520MHZ VCXO, CLOCK, 155.52 MHz, PECL OUTPUT
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V82MA3B 功能描述:壓敏電阻 82V 40A 120pF RoHS:否 制造商:EPCOS 產(chǎn)品:MLV 電壓額定值 DC:22 V 電壓額定值 AC:17 V 鉗位電壓:50 V 直徑: 峰值浪涌電流:30 A 浪涌能量額定值:75 mJ 電容:74.2 pF 工作溫度范圍:- 55 C to + 125 C 安裝:SMD/SMT 封裝:Reel
V82MA3S 功能描述:壓敏電阻 3MM Axial RoHS:否 制造商:EPCOS 產(chǎn)品:MLV 電壓額定值 DC:22 V 電壓額定值 AC:17 V 鉗位電壓:50 V 直徑: 峰值浪涌電流:30 A 浪涌能量額定值:75 mJ 電容:74.2 pF 工作溫度范圍:- 55 C to + 125 C 安裝:SMD/SMT 封裝:Reel
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