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參數(shù)資料
| 型號(hào)： | V82658J04S |
| 廠商： | Mosel Vitelic, Corp. |
| 英文描述： | 2.5 VOLT 8M x 64 HIGH PERFORMANCE UNBUFFERED DDR SDRAM MODULE |
| 中文描述： | 2.5伏800萬× 64高性能無緩沖DDR SDRAM內(nèi)存模塊 |
| 文件頁(yè)數(shù)： | 8/13頁(yè) |
| 文件大?。?/td> | 319K |
| 代理商： | V82658J04S |
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8
MOSEL VITELIC
V82658J04S
V82658J04S Rev. 1.3 March 2002
DDR SDRAM module I
DD
spec table
AC Characteristics
(AC operating conditions unless otherwise noted)
Symbol
B1(DDR266@CL=2)
B0(DDR266@CL=2.5)
A1(DDR200@CL=2)
Unit
typical
worst
typical
worst
typical
worst
IDD0
360
380
360
380
1280
1360
mA
IDD1
560
620
560
620
2160
2400
mA
IDD2P
84
100
84
100
320
384
mA
IDD2F
160
180
160
180
560
640
mA
IDD2Q
120
140
120
140
432
512
mA
IDD3P
100
120
100
120
320
400
mA
IDD3N
180
200
180
200
560
640
mA
IDD4R
840
980
840
980
2480
2800
mA
IDD4W
600
660
600
660
1760
2000
mA
IDD5
780
840
780
840
2880
3040
mA
IDD6
Normal
8
8
8
8
32
32
mA
Low power
4
4
4
4
16
16
mA
IDD7
1200
1360
1200
1360
4400
4800
mA
Parameter
Symbol
(PC266A)
(PC266B)
(PC200)
Unit Note
Min
Max
Min
Max
Min
Max
Row Cycle Time
t
RC
60
-
65
-
70
-
ns
Auto Refresh Row Cycle Time
t
RFC
67
-
75
-
80
-
ns
Row Active Time
t
RAS
45
120K
48
120K
50
120K
ns
Row Address to Column Address Delay
t
RCD
18
-
20
-
20
-
ns
Row Active to Row Active Delay
t
RRD
14
-
15
-
15
-
ns
Column Address to Column Address Delay
t
CCD
1
-
1
-
1
-
CLK
Row Precharge Time
t
RP
18
-
20
-
20
-
ns
Write Recovery Time
t
WR
15
-
15
-
15
-
ns
Last Data-In to Read Command
t
DRL
1
-
1
-
1
-
CLK
Auto Precharge Write Recovery + Precharge Time
t
DAL
35
-
35
-
35
-
ns
System Clock Cycle Time
CAS Latency = 2.5
t
CK
7
12
7.5
12
8
12
ns
CAS Latency = 2
7.5
12
10
12
10
12
ns
Clock High Level Width
t
CH
0.45
0.55
0.45
0.55
0.45
0.55
CLK
Clock Low Level Width
t
CL
0.45
0.55
0.45
0.55
0.45
0.55
CLK
Data-Out edge to Clock edge Skew
t
AC
-0.75
0.75
-0.75
0.75
-0.8
0.8
ns
DQS-Out edge to Clock edge Skew
t
DQSCK
-0.75
0.75
-0.75
0.75
-0.8
0.8
ns
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