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參數(shù)資料
| 型號(hào)： | V82658B04S |
| 廠商： | Mosel Vitelic, Corp. |
| 英文描述： | 64 MB 200-PIN DDR UNBUFFERED SODIMM 2.5 VOLT 8M x 64 |
| 中文描述： | 64 MB的200 - pin的DDR SODIMM內(nèi)存2.5伏的緩沖8米× 64 |
| 文件頁數(shù)： | 3/14頁 |
| 文件大?。?/td> | 220K |
| 代理商： | V82658B04S |
MOSEL VITELIC
V82658B04S
3
V82658B04S Rev. 1.2 March 2002
Block Diagram
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
D0
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ8
DM0
S
LDQS
DQS0
DM1
DQS1
A0 - A13
A0-A13: DDR SDRAMs D0 - D3
BA0 - BA1
BA0-BA1: DDR SDRAMs D0 - D3
RAS
RAS: SDRAMs D0 - D3
CAS
CAS: SDRAMs D0 - D3
CKE0
CKE: SDRAMs D0 - D3
WE
WE: SDRAMs D0 - D3
Notes:
1. DQ-to-I/O wiring is shown as recom-
mended but may be changed.
2. DQ/DQS/DM/CKE/CS relationships must
be maintained as shown.
3. DQ, DQS, DM/DQS resistors: 22 Ohms.
4. VDDID strap connections
(for memory device VDD, VDDQ):
STRAP OUT (OPEN): VDD = VDDQ
STRAP IN (VSS): VDD
≠
VDDQ.
S0
A0
Serial PD
A1
A2
SA0
SA1
SA2
SCL
SDA
WP
V
SS
D0 - D3
D0 - D3
V
DD
/V
DDQ
D0 - D3
D0 - D3
VREF
V
DDID
Strap: see Note 4
V
DDSPD
SPD
Clock Wiring
Clock
Input
CK0/CK0
CK1/CK1
CK2/CK2
SDRAMs
2 SDRAMs
2 SDRAMs
NC
*Clock Net Wiring
Card
Edge
Dram1
Cap
Dram3
Cap
±
5%
CK
CK
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
D2
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ40
DM4
S
LDQS
DQS4
DM5
DQS5
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
D1
UDQS
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ24
DM2
S
LDQS
DQS2
DM3
DQS3
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
D3
UDQS
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
DQ57
DQ58
DQ58
DQ60
DQ61
DQ62
DQ63
DQ56
DM6
S
LDQS
DQS6
DM7
DQS7
相關(guān)PDF資料 |
PDF描述 |
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