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參數(shù)資料
| 型號(hào)： | V375B12E300BS |
| 元件分類(lèi)： | 電源模塊 |
| 英文描述： | 1-OUTPUT 300 W DC-DC REG PWR SUPPLY MODULE |
| 文件頁(yè)數(shù)： | 4/12頁(yè) |
| 文件大?。?/td> | 547K |
| 代理商： | V375B12E300BS |
2000 Jul 31
13
NXP Semiconductors
Product specification
Low power audio DAC with PLL
UDA1334ATS
Note
1. The output voltage of the DAC scales proportionally to the analog power supply voltage.
14.2
Timing
VDDD =VDDA = 2.4 to 3.6 V; Tamb = 20 to +85 °C; RL =5kΩ; all voltages with respect to ground (pins VSSA and VSSD);
unless otherwise specified; note 1.
Note
1. The typical value of the timing is specified for a sampling frequency of 44.1 kHz.
S/N
signal-to-noise ratio
fs = 44.1 kHz; code = 0; A-weighted
100
dB
fs = 96 kHz; code = 0; A-weighted
98
dB
α
CS
channel separation
100
dB
PSRR
power supply rejection ratio
fripple = 1 kHz; Vripple = 30 mV (p-p)
60
dB
SYMBOL
PARAMETER
CONDITIONS
MIN.
TYP.
MAX.
UNIT
Output clock timing in video mode (see Fig.6)
Tsys
output clock cycle
fo = 12.228 MHz
81.38
ns
fo = 18.432 MHz
54.25
ns
tCWL
output clock LOW time
fo = 12.228 MHz
0.3Tsys
0.7Tsys
ns
fo = 18.432 MHz
0.4Tsys
0.6Tsys
ns
tCWH
output clock HIGH time
fo = 12.228 MHz
0.3Tsys
0.7Tsys
ns
fo = 18.432 MHz
0.4Tsys
0.6Tsys
ns
Serial input data timing (see Fig.7)
fBCK
bit clock frequency
64fs
Hz
tBCKH
bit clock HIGH time
50
ns
tBCKL
bit clock LOW time
50
ns
tr
rise time
20
ns
tf
fall time
20
ns
tsu(DATAI)
set-up time data input
20
ns
th(DATAI)
hold time data input
0
ns
tsu(WS)
set-up time word select
20
ns
th(WS)
hold time word select
10
ns
SYMBOL
PARAMETER
CONDITIONS
TYP.
UNIT
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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