參數(shù)資料
型號： UPD78F1168AGF-GAS-AX
廠商： Renesas Electronics America
文件頁數(shù)： 898/966頁
文件大?。?/td> 0K
描述： MCU 16BIT 78K0R/KX3 100-LQFP
標準包裝： 300
系列： 78K0R/Kx3
核心處理器： 78K/0R
芯體尺寸： 16-位
速度： 20MHz
連通性： 3 線 SIO，I²C，LIN，UART/USART
外圍設備： DMA，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 83
程序存儲器容量： 512KB（512K x 8）
程序存儲器類型： 閃存
RAM 容量： 30K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
數(shù)據(jù)轉換器： A/D 16x10b; D/A 2x8b
振蕩器型： 內部
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-LQFP
包裝： 托盤
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APPENDIX B LIST OF CAUTIONS
User’s Manual U17894EJ9V0UD
905
(6/35)
Chapter
Cl
assi
fi
cati
on
Function
Details of
Function
Cautions
Page
PER0, PER1:
Peripheral enable
registers 0, 1
Be sure to clear bit 1 of the PER0 register and bits 1 to 7 of the PER1 register to 0.
pp.199,
200
OSMC can be written only once after reset release, by an 8-bit memory manipulation
instruction.
p.201
Write “1” to FSEL before the following two operations.
Changing the clock prior to dividing fCLK to a clock other than fIH.
Operating the DMA controller.
p.201
The CPU waits when “1” is written to the FSEL flag.
Interrupt requests issued during a wait will be suspended.
The wait time is 16.6
μs to 18.5 μs when fCLK = fIH, and 33.3 μs to 36.9 μs when fCLK =
fIH/2.
However, counting the oscillation stabilization time of fX can continue even
while the CPU is waiting.
p.201
To increase fCLK to 10 MHz or higher, set FSEL to “1”, then change fCLK after two or
more clocks have elapsed. Use the external bus interface two clock cycles after
setting FSEL to 1.
p.201
OSMC:
Operation speed
mode control
register
Flash memory can be used at a frequency of 10 MHz or lower if FSEL is 1.
p.201
The frequency will vary if the temperature and VDD pin voltage change after accuracy
adjustment.
Moreover, if the HIOTRM register is set to any value other than the initial value (10H),
the oscillation accuracy of the internal high-speed oscillation clock may exceed 8
MHz
±5%, depending on the subsequent temperature and VDD voltage change, or
HIOTRM register setting. When the temperature and VDD voltage change, accuracy
adjustment must be executed regularly or before the frequency accuracy is required.
p.202
Soft
Clock
generator
HIOTRM:
Internal high-
speed oscillator
trimming register
The
internal
high-speed
oscillation
frequency
becomes
faster/slower
by
increasing/decreasing the HIOTRM value to a value larger/smaller than a certain
value.
A
reversal,
such
as
the
frequency
becoming
slower/faster
by
increasing/decreasing the HIOTRM value does not occur.
p.203
When using the X1 oscillator and XT1 oscillator, wire as follows in the area enclosed
by the broken lines in the Figures 6-10 and 6-11 to avoid an adverse effect from
wiring capacitance.
Keep the wiring length as short as possible.
Do not cross the wiring with the other signal lines. Do not route the wiring near a
signal line through which a high fluctuating current flows.
Always make the ground point of the oscillator capacitor the same potential as VSS.
Do not ground the capacitor to a ground pattern through which a high current flows.
Do not fetch signals from the oscillator.
Note that the XT1 oscillator is designed as a low-amplitude circuit for reducing power
consumption.
p.205
X1/XT1
oscillator
When X2 and XT1 are wired in parallel, the crosstalk noise of X2 may increase with
XT1, resulting in malfunctioning.
p.206
If the voltage rises with a slope of less than 0.5 V/ms (MIN.) from power application
until the voltage reaches 1.8 V, input a low level to the RESET pin from power
application until the voltage reaches 1.8 V, or set the LVI default start function
stopped by using the option byte (LVIOFF = 0) (see Figure 6-14). By doing so, the
CPU operates with the same timing as <2> and thereafter in Figure 6-13 after reset
release by the RESET pin.
p.210
Chapter
6
Hard
Clock
generator
operation
when
power
supply
voltage is
turned on
When LVI
default start
function stopped
is set (option
byte: LVIOFF =
1)
It is not necessary to wait for the oscillation stabilization time when an external clock
input from the EXCLK pin is used.
p.210
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