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參數(shù)資料
| 型號(hào)： | UPD78F1146AGK-GAJ-AX |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 814/880頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 16BIT 78K0R/KX3 64-LQFP |
| 標(biāo)準(zhǔn)包裝： | 300 |
| 系列： | 78K0R/Kx3 |
| 核心處理器： | 78K/0R |
| 芯體尺寸： | 16-位 |
| 速度： | 20MHz |
| 連通性： | 3 線 SIO，I²C，LIN，UART/USART |
| 外圍設(shè)備： | DMA，LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 50 |
| 程序存儲(chǔ)器容量： | 256KB（256K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 12K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-LQFP |
| 包裝： | 托盤 |
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APPENDIX B LIST OF CAUTIONS
User’s Manual U17854EJ9V0UD
829
(5/33)
Chapter
Cl
assi
fi
cati
on
Function
Details of
Function
Cautions
Page
Soft
The oscillation stabilization time counter counts up to the oscillation stabilization time
set by OSTS.
In the following cases, set the oscillation stabilization time of OSTS to the value
greater than or equal to the count value which is to be checked by the OSTC register.
If the X1 clock starts oscillation while the internal high-speed oscillation clock or
subsystem clock is being used as the CPU clock.
If the STOP mode is entered and then released while the internal high-speed
oscillation clock is being used as the CPU clock with the X1 clock oscillating.
(Note, therefore, that only the status up to the oscillation stabilization time set by
OSTS is set to OSTC after the STOP mode is released.)
p.148
Hard
OSTS:
Oscillation
stabilization time
select register
The X1 clock oscillation stabilization wait time does not include the time until clock
oscillation starts (“a” below).
p.148
Be sure to set bit 3 to 1.
p.150
Soft
The clock set by CSS, MCM0, and MDIV2 to MDIV0 is supplied to the CPU and
peripheral hardware. If the CPU clock is changed, therefore, the clock supplied to
peripheral hardware (except the real-time counter, clock output/buzzer output, and
watchdog timer) is also changed at the same time.
Consequently, stop each
peripheral function when changing the CPU/peripheral operating hardware clock.
p.150
Hard
CKC: System
clock control
register
If the peripheral hardware clock is used as the subsystem clock, the operations of the
A/D converter and IIC0 are not guaranteed. For the operating characteristics of the
peripheral hardware, refer to the chapters describing the various peripheral hardware
as
well
as
CHAPTER
27
ELECTRICAL
SPECIFICATIONS
(STANDARD
PRODUCTS) and CHAPTER 28 ELECTRICAL SPECIFICATIONS ((A) GRADE
PRODUCTS).
p.150
PER0: Peripheral
enable registers
0
Be sure to clear bits 1 and 6 of PER0 register to 0.
pp.151,
152
OSMC can be written only once after reset release, by an 8-bit memory manipulation
instruction.
p.153
Write “1” to FSEL before the following two operations.
Changing the clock prior to dividing fCLK to a clock other than fIH.
Operating the DMA controller.
p.153
The CPU waits when “1” is written to the FSEL flag.
Interrupt requests issued during a wait will be suspended.
The wait time is 16.6
μs to 18.5 μs when fCLK = fIH, and 33.3 μs to 36.9 μs when fCLK =
fIH/2.
However, counting the oscillation stabilization time of fX can continue even
while the CPU is waiting.
p.153
To increase fCLK to 10 MHz or higher, set FSEL to “1”, then change fCLK after two or
more clocks have elapsed.
p.153
OSMC:
Operation speed
mode control
register
Flash memory can be used at a frequency of 10 MHz or lower if FSEL is 1.
p.153
Chapter
5
Soft
Clock
generator
HIOTRM:
Internal high-
speed oscillator
trimming register
The frequency will vary if the temperature and VDD pin voltage change after accuracy
adjustment.
Moreover, if the HIOTRM register is set to any value other than the initial value (10H),
the oscillation accuracy of the internal high-speed oscillation clock may exceed 8
MHz
±5%, depending on the subsequent temperature and VDD voltage change, or
HIOTRM register setting. When the temperature and VDD voltage change, accuracy
adjustment must be executed regularly or before the frequency accuracy is required.
p.154
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