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參數(shù)資料
| 型號(hào)： | UPD784224YGK-XXX-9EU-A |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 12.5 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | LEAD FREE, 12 X 12 MM, PLASTIC, TQFP-80 |
| 文件頁(yè)數(shù)： | 260/423頁(yè) |
| 文件大?。?/td> | 5526K |
| 代理商： | UPD784224YGK-XXX-9EU-A |
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332
CHAPTER 18
I2C BUS MODE (
PD784225Y SUBSERIES ONLY)
User’s Manual U12697EJ4V1UD
18.5.8 Interrupt request (INTIIC0) generation timing and wait control
By setting the WTIM0 bit in I2C bus control register 0 (IICC0), INTIIC0 is generated at the timing shown in Table
18-2 and wait control is performed.
Table 18-2. INTIIC0 Generation Timing and Wait Control
WTIM0
During Slave Operation
During Master Operation
Address
Data Reception
Data Transmission
Address
Data Reception
Data Transmission
09Notes 1, 2
8Note 2
988
19Notes 1, 2
9Note 2
999
Notes 1. The INTIIC0 signal and wait of the slave are generated on the falling edge of the ninth clock only when
the address set in slave address register 0 (SVA0) matches.
In this case, ACK is output regardless of the ACKE0 setting. The slave that received the extended code
generates INTIIC0 at the falling edge of the eighth clock.
2. When the address that received SVA0 does not match, INTIIC0 and wait are not generated.
Remark
The numbers in the table indicate the number of clocks of the serial clock. In addition, the interrupt
request and wait control are both synchronized with the falling edge of the serial clock.
(1) When transmitting and receiving an address
When the slave is operating:
The interrupt and wait timing are determined regardless of the WTIM0 bit.
When the master is operating: The interrupt and wait timing are generated by the falling edge of the ninth
clock regardless of the WTIM0 bit.
(2) When receiving data
When the master and slave are operating: The interrupt and wait timing are set by the WTIM0 bit.
(3) When transmitting data
When the master and slave are operating: The interrupt and wait timing are set by the WTIM0 bit.
(4) Releasing a wait
The following four methods release a wait.
WREL0 = 1 in I2C bus control register 0 (IICC0)
Writing to serial shift register 0 (IIC0)
Setting the start condition (STT0 = 1 in IICC0)
Setting the stop condition (SPT0 = 1 in IICC0)
When an eight-clock wait is selected (WTIM0 = 0), the output level of ACK must be determined before releasing
the wait.
(5) Stop condition detection
INTIIC0 is generated when the stop condition is detected.
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