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參數(shù)資料
| 型號： | UPD780032AGC-XXX-8BS-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 14 X 14 MM, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 278/592頁 |
| 文件大?。?/td> | 3447K |
| 代理商： | UPD780032AGC-XXX-8BS-A |
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349
SAM G51 [DATASHEET]
11209C–ATARM–20-Dec-13
16.4
Supply Controller Functional Description
16.4.1 Supply Controller Overview
The device can be divided into two power supply areas:
VDDIO power supply: includes the Supply Controller, part of the Reset Controller, the slow clock switch, the
General-purpose Backup Registers, the Supply Monitor and the clock which includes the Real-time Timer and the
Real-time Clock
Core power supply: includes part of the Reset Controller, the POR core, the processor, the SRAM memory, the
Flash memory and the peripherals
The Supply Controller (SUPC) controls the supply voltage of the core power supply. The SUPC intervenes when the
VDDIO power supply rises (when the system is starting).
The SUPC also integrates the slow clock generator which is based on a 32 kHz crystal oscillator and an embedded 32
kHz RC oscillator. The slow clock defaults to the RC oscillator, but the software can enable the crystal oscillator and
select it as the slow clock source.
The SUPC and the VDDIO power supply have a reset circuitry based on a zero-power power-on reset cell. The zero-
power power-on reset allows the SUPC to start properly as soon as the VDDIO voltage becomes valid.
At start-up of the system, once the backup voltage VDDIO is valid and the embedded 32 kHz RC oscillator is stabilized,
the SUPC starts up the core by sequentially enabling the internal voltage regulator, waiting for the core voltage
VDDCORE to be valid, then releasing the reset signal of the core “vddcore_nreset” signal.
Once the system has started, the user can program a supply monitor and/or a brownout detector. If the supply monitor
detects a voltage on VDDIO that is too low, the SUPC can assert the reset signal of the core “vddcore_nreset” signal until
VDDIO is valid. Likewise, if the POR core detects a core voltage VDDCORE that is too low, the SUPC can assert the
reset signal “vddcore_nreset” until VDDCORE is valid.
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