參數(shù)資料
型號： UPD70F3454F1-DA9-A
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 64 MHz, RISC MICROCONTROLLER, PBGA161
封裝： 10 X 10 MM, LEAD FREE, PLASTIC, FBGA-161
文件頁數(shù)： 765/862頁
文件大?。?/td> 9562K
代理商： UPD70F3454F1-DA9-A
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791
SAM G51 [DATASHEET]
11209C–ATARM–20-Dec-13
32.6.5 Conversion Triggers
Conversions of the active analog channels are started with a software or hardware trigger. The software trigger is
provided by writing the Control Register (ADC_CR) with the START bit at 1.
The hardware trigger can be one of the TIOA outputs of the Timer Counter channels or the external trigger input of the
ADC (ADTRG). The hardware trigger is selected with the TRGSEL field in the ADC Mode Register (ADC_MR). The
selected hardware trigger is enabled with the TRGEN bit in the ADC Mode Register.
The minimum time between two consecutive trigger events must be strictly greater than the duration time of the longest
conversion sequence according to configuration of registers ADC_MR, ADC_CHSR, ADC_SEQRx.
If a hardware trigger is selected, the start of a conversion is triggered after a delay starting at each rising edge of the
selected signal. Due to asynchronous handling, the delay may vary in a range of two MCK clock periods to on ADC clock
period.
Figure 32-5.
Hardware Trigger Delay
If one of the TIOA outputs is selected, the corresponding Timer Counter channel must be programmed in Waveform
Mode.
Only one start command is necessary to initiate a conversion sequence on all the channels. The ADC hardware logic
automatically performs the conversions on the active channels, then waits for a new request. The Channel Enable
(ADC_CHER) and Channel Disable (ADC_CHDR) registers permit the analog channels to be enabled or disabled
independently.
If the ADC is used with a PDC, only the transfers of converted data from enabled channels are performed and the
resulting data buffers should be interpreted accordingly.
32.6.6 Sleep Mode and Conversion Sequencer
The ADC Sleep Mode maximizes power saving by automatically deactivating the ADC when it is not being used for
conversions. Sleep Mode is selected by setting the SLEEP bit in the Mode Register (ADC_MR).
The Sleep mode is automatically managed by a conversion sequencer, which can automatically process the conversions
of all channels at lowest power consumption.
This mode can be used when the minimum period of time between two successive trigger events is greater than the
startup period of the analog-to-digital converter (see the product “ADC Characteristics” section).
When a start conversion request occurs, the ADC is automatically activated. As the analog cell requires a start-up time,
the logic waits during this time and starts the conversion on the enabled channels. When all conversions are complete,
the ADC is deactivated until the next trigger. Triggers occurring during the sequence are not taken into account.
A fast wake-up mode is available in the ADC_MR as a compromise between power saving strategy and responsiveness.
Setting the FWUP bit enables the fast wake-up mode. In fast wake-up mode the ADC cell is not fully deactivated while no
conversion is requested, thereby providing less power saving but faster wakeup.
The conversion sequencer allows automatic processing with minimum processor intervention and optimized power
consumption. Conversion sequences can be performed periodically using a Timer/Counter output. The periodic
acquisition of several samples can be processed automatically without any intervention of the processor thanks to the
PDC.
The sequence can be customized by programming the Sequence Channel Register ADC_SEQR1 and setting the USEQ
bit of the Mode Register (ADC_MR). The user can choose a specific order of channels and can program up to 8
conversions by sequence. The user is free to create a personal sequence by writing channel numbers in ADC_SEQR1.
Not only can channel numbers be written in any sequence, channel numbers can be repeated several times. When the
bit USEQ in ADC_MR is set, the fields USCHx in ADC_SEQR1 are used to define the sequence. Only enabled USCHx
trigger
start
delay
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PDF描述
UPD71087G 71087 SERIES, 8-BIT TRANSCEIVER, INVERTED OUTPUT, PDSO20
UPD750066CU(A)-XXX 4-BIT, MROM, MICROCONTROLLER, PDIP42
UPD75306GF 4-BIT, MROM, 4.19 MHz, MICROCONTROLLER, PQFP80
UPD753108GK-XXX-9ET 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PQFP64
UPD754304GS-XXX-A 4-BIT, MROM, MICROCONTROLLER, PDSO36
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參數(shù)描述
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UPD70F3454GC(S)-8EA-E2-A 制造商:Renesas Electronics Corporation 功能描述:RENUPD70F3454GC(S)-8EA-E2-A V850E/IG3 FL
UPD70F3454GC-8EA-A 功能描述:MCU 32BIT 256KB FLASH 100LQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:V850E/Ix3 標(biāo)準(zhǔn)包裝:250 系列:80C 核心處理器:8051 芯體尺寸:8-位 速度:16MHz 連通性:EBI/EMI，I²C，UART/USART 外圍設(shè)備:POR，PWM，WDT 輸入/輸出數(shù):40 程序存儲器容量:- 程序存儲器類型:ROMless EEPROM 大小:- RAM 容量:256 x 8 電壓 - 電源 (Vcc/Vdd):4.5 V ~ 5.5 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 8x10b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:68-LCC（J 形引線） 包裝:帶卷 (TR)
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