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參數(shù)資料
| 型號： | UPD703130 |
| 廠商： | NEC Corp. |
| 英文描述： | MOS INTEGRATED CIRCUIT |
| 中文描述： | 馬鞍山集成電路 |
| 文件頁數(shù)： | 53/72頁 |
| 文件大?。?/td> | 601K |
| 代理商： | UPD703130 |
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Preliminary Data Sheet U15390EJ1V0DS
53
μ
PD703130
(g) DMA flyby transfer timing (DRAM (EDO, high-speed page)
→
external I/O transfer) (2/3)
Parameter
Symbol
Condition
MIN.
MAX.
Unit
WE setup time (to CAS
↓
)
<68>
t
RCS
(2 + w
RP
+ w
RH
)T – 10
ns
WE hold time (from RAS
↑
)
<69>
t
RRH
0.5T – 10
ns
WE hold time (from CAS
↑
)
<70>
t
RCH
1.5T – 10
ns
CAS precharge time
<71>
t
CPN
(2 + w
RP
+ w
RH
)T – 10
ns
Delay time from RAS to column address
<76>
t
RAD
(0.5 + w
RH
)T – 10
ns
RAS-CAS delay time
<77>
t
RCD
(1 + w
RH
)T – 10
ns
Output buffer turn-off delay time (from
OE
↑
)
<78>
t
OEZ
0
ns
Output buffer turn-off delay time (from
CAS
↑
)
<79>
t
OFF
0
ns
CAS precharge time
<81>
t
CP
(0.5 + w
CP
)T – 10
ns
High-speed page mode cycle time
<82>
t
PC
(2 + w
CP
+ w
DA
+ w
F
+ w)
T
–
10
ns
RAS hold time for CAS precharge
<83>
t
RHCP
(2.5 + w
CP
+ w
DA
+ w
F
+ w)
T
–
10
ns
RAS pulse width
<94>
t
RASP
(2.5 + w
RH
+ w
DA
+ w
F
+ w)T
– 10
ns
Off-page
<96>
t
OCH1
(2.5 + w
RP
+ w
RH
+ w
DA
+
w
F
+ w)T – 10
ns
CAS hold time from OE
(from CAS
↑
)
On-page
<97>
t
OCH2
(1.5 + w
CP
+ w
DA
+ w
F
+ w)
T
–
10
ns
Delay time from DMAAKm
↓
to CAS
↓
<105>
t
DDACS
(1.5 + w
RH
)T – 10
ns
Delay time from IOWR
↓
to CAS
↓
<106>
t
DRDCS
(1 + w
RH
)T – 10
ns
Remarks 1.
T = t
CYK
2.
w: The number of waits due to WAIT.
3.
w
CP
: The number of waits due to the CPCxx bit of the DRCn register (n = 0 to 3, xx = 00 to 03, 10 to
13).
4.
w
DA
: The number of waits due to the DACxx bit of the DRCn register (n = 0 to 3, xx = 00 to 03, 10 to
13).
5.
w
RH
: The number of waits due to the RHCxx bit of the DRCn register (n = 0 to 3, xx = 00 to 03, 10 to
13).
6.
w
RP
: The number of waits due to the RPCxx bit of the DRCn register (n = 0 to 3, xx = 00 to 03, 10 to
13).
7.
w
F
: The number of waits that are inserted for a source-side access during a DMA flyby transfer.
8.
m = 0 to 3
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