參數(shù)資料
型號： UPD17718
廠商： NEC Corp.
英文描述： 4-BIT SINGLE-CHIP MICROCONTROLLERS WITH DEDICATED HARDWARE FOR DIGITAL TUNING SYSTEM
中文描述： 4位的單芯片專用數(shù)字調(diào)諧系統(tǒng)硬件微控制器
文件頁數(shù)： 267/408頁
文件大小： 1758K
代理商： UPD17718
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267
μ
PD17717, 17718, 17719
(3) Various signals in I
2
C bus mode
A list of signals in the I
2
C bus mode is given in Table 16-9.
Table 16-9. Signals in I
2
C Bus Mode
Signal Name
Output
Device
Definition
Output Condition
Affected Flag(s)
Signal Function
Start condition
Master
SDA falling edge when
SCL is high
Note 1
SIO2CMDT is
set.
SIO2CMDD is
set.
Indicates that sequent
transmission data are
address data and serial
communication starts.
Stop condition
Master
SDA rising edge when
SCL is high
Note 1
SIO2RELT is set.
SIO2RELD is set.
Indicates end of serial
SIO2CMDD is cleared.
transmission.
Acknowledge
signal (ACK)
Master or
slave
Low-level signal of SDA
output during one SCL
clock cycle after serial
reception
SIO2ACKE = 1
SIO2ACKT is
set.
SIO2ACKD is set.
Indicates completion of
reception of 1 byte.
Wait (WAIT)
Slave
Low-level signal output
to SCL
SIO2WAT1,
SIO2WAT0 = 1X.
–
Indicates state in which
serial reception is not
possible.
Serial clock
(SCL)
Master
Synchronization clock for
output of various signals
IRQSIO2 is
set.
Note 3
Serial communication
synchronization signal.
Address
(A6 to A0)
Master
7-bit data output in
synchronization with SCL
after start condition output
Indicates address value
for specification of slave
on serial bus.
Transfer direction
(R/W)
Master
1-bit data output in
synchronization with SCL
after address output
Indicates whether data
transmission or reception
is to be performed.
Data
(D7 to D0)
Master or
slave
8-bit data output in
synchronization with
SCL, not immediately
after start condition output
Indicates data actually to
be sent.
Notes 1.
The level of the serial clock can be controlled by SIO2CLC of serial I/O2 interrupt timing
specification register 1.
2.
In the wait state, the serial transfer operation will be started after the wait state is released.
3.
If the 8-clock wait is selected when SIO2WUP = 0, IRQSIO2 is set at the rising edge of the 8th
clock cycle of SCL. If the 9-clock wait is selected when SIO2WUP = 0, IRQSIO2 is set at the rising
edge of the 9th clock cycle of SCL.
IRQSIO2 is set if an address is received and that address coincides with the value of the serial
I/O2 slave address register (SIO2SVA) when SIO2WUP = 1, or if the stop condition is detected.
Execution of
instruction for data
write to SIO2SFR
when SIO2CSIE = 1
(serial transfer start
instruction).
Note 2
相關PDF資料
PDF描述
UPD7003 8 BIT A/D CONVERTER WITH LOW CONVERSATION TIME
UPD7003C 8 BIT A/D CONVERTER WITH LOW CONVERSATION TIME
UPG2015TB NECs 1W SINGLE CONTROL L, S-BAND SPDT SWITCH
UPG2015TB-E3 NECs 1W SINGLE CONTROL L, S-BAND SPDT SWITCH
UPG2027TQ NECs L-BAND 4W HIGH POWER SPDT SWITCH IC
相關代理商/技術參數(shù)
參數(shù)描述
UPD17718GC 制造商:NEC 制造商全稱:NEC 功能描述:4-BIT SINGLE-CHIP MICROCONTROLLERS WITH DEDICATED HARDWARE FOR DIGITAL TUNING SYSTEM
UPD17718GC-XXX-3B9 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROCONTROLLER|4-BIT|UPD17K CPU|CMOS|QFP|80PIN|PLASTIC
UPD17719 制造商:NEC 制造商全稱:NEC 功能描述:4-BIT SINGLE-CHIP MICROCONTROLLERS WITH DEDICATED HARDWARE FOR DIGITAL TUNING SYSTEM
UPD17719GC 制造商:NEC 制造商全稱:NEC 功能描述:4-BIT SINGLE-CHIP MICROCONTROLLERS WITH DEDICATED HARDWARE FOR DIGITAL TUNING SYSTEM
UPD17719GC-XXX-3B9 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROCONTROLLER|4-BIT|UPD17K CPU|CMOS|QFP|80PIN|PLASTIC
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