參數(shù)資料
型號(hào)： TSPC106AVGS66CE
英文描述： MEMORY CONTROLLER
中文描述： 內(nèi)存控制器
文件頁(yè)數(shù)： 29/40頁(yè)
文件大小： 569K
代理商： TSPC106AVGS66CE
29
TSPC106
2102B
–
HIREL
–
02/02
Figure 10.
Output Timing Diagram
Note:
VM = Midpoint Voltage (1.4V)
Notes:
1. These values are guaranteed by design, and are not tested.
2. TRST is an asynchronous signal. The setup time is for test purposes only.
3. Non-test signal input timing with respect to TCK.
4. Non-test signal output timing with respect to TCK.
Table 19.
JTAG AC Timing Specifications (Independent of SYSCLK) (V
DD
= 3.3V ± 5% dc, GND = 0V dc,C
L
= 50 pF,
-55
°
C
≤
T
C
≤
125
°
C)
Ref
Characteristic
Min
Max
Unit
1
TCK frequency of operation
0
25
MHz
TCK cycle time
40
ns
2
TCK clock pulse width measured at 1.4 V
20
ns
3
TCK rise and fall times
0
3
ns
4
TRST setup time to TCK rising edge
(1)
10
ns
5
TRST assert time
10
ns
6
Boundary-scan input data setup time
(2)
5
ns
7
Boundary-scan input data hold time
(2)
15
ns
8
TCK to output data valid
(3)
0
30
ns
9
TCK to output high impedance
(3)
0
30
ns
10
TMS, TDI data setup time
5
ns
11
TMS, TDI data hold time
15
ns
12
TCK to TDO data valid
0
15
ns
13
TCK to TDO high impedance
0
15
ns
SYSCLK
VM
14
VM
VM
12
16
13
13
15
16
21
20
19
18
All Outputs
(except TS and ARTRY)
TS
ARTRY
15
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