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參數(shù)資料
| 型號(hào)： | DS3172 |
| 英文描述： | Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers |
| 中文描述： | 單/雙/三/四路、DS3/E3單芯片收發(fā)器 |
| 文件頁(yè)數(shù)： | 132/232頁(yè) |
| 文件大?。?/td> | 2133K |
| 代理商： | DS3172 |
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DS3171/DS3172/DS3173/DS3174
132 of 232
11 = Output logic 1
Bits 1 to 0: General-Purpose IO 1 Select [1:0] (GPIO1S[1:0]).
These bits determine the function of the GPIO1
pin.
00 = Input
01 = Port 1 A status output selected by
PORT.CR4
:GPIOA[3:0] in port control registers
10 = Output logic 0
11 = Output logic 1
Register Name:
GL.ISR
Register Description:
Global Interrupt Status Register
Register Address:
010h
Bit #
15
14
13
12
Name
--
--
--
--
Bit #
7
6
5
4
Name
PISR4
PISR3
PISR2
PISR1
11
--
3
--
10
--
2
--
9
--
1
8
--
0
RESERVED
GSR
Bits 7 to 4: Port Interrupt Status Register [4:1] (PISR[4:1] )
The corresponding bit is set when any of the bits in
the port interrupt status registers (
PORT.ISR
) are set. The
INT
interrupt pin will be driven low when any bit is set
and the corresponding
GL.ISRIE
.PISRIE[4:1] interrupt enable bit is enabled.
Bit 0: Global Status Register Interrupt Status (GSR)
This bit is set when any of the latched status register bits in
the global latched status register (
GL.SRL
) are set and enabled for interrupt. The
INT
interrupt pin will be driven low
when this bit is set and the
GL.ISRIE
.GSRIE interrupt enable bit is enabled.
Register Name:
Register Description:
Register Address:
Bit #
Name
Default
Bit #
Name
Default
GL.ISRIE
Global Interrupt Status Register Interrupt Enable
012h
15
--
0
7
14
--
0
6
13
--
0
5
12
--
0
4
11
--
0
3
--
0
10
--
0
2
--
0
9
--
0
1
8
--
0
0
PISRIE4
0
PISRIE3
0
PISRIE2
0
PISRIE1
0
RESERVED
0
GSRIE
0
Bits 7 to 4: Port Interrupt Status Register Interrupt Enable [4:1] (PISRIE[4:1])
When any interrupt enable bit in
this group is enabled corresponding to a status bit set in the
GL.ISR.
PISR[4:1] status bit group, the
INT
pin will be
driven low.
0 = interrupt disabled
1 = interrupt enabled
Bit 0: Global Status Register Interrupt Status Interrupt Enable (GSRIE)
When this interrupt enable bit is
enabled, and the
GL.ISR
.GSR status bit is set, the
INT
pin will be driven low.
0 = interrupt disabled
1 = interrupt enabled
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PDF描述 |
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