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參數(shù)資料
| 型號： | TMX320C6411ZLZ |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | FIXED POINT DIGITAL SIGNAL PROCESSOR |
| 中文描述： | 定點數(shù)字信號處理器 |
| 文件頁數(shù)： | 89/119頁 |
| 文件大?。?/td> | 1742K |
| 代理商： | TMX320C6411ZLZ |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁當(dāng)前第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁
SPRS196H MARCH 2002 REVISED JULY 2004
89
POST OFFICE BOX 1443
HOUSTON, TEXAS 772511443
HOLD/HOLDA TIMING
timing requirements for the HOLD/HOLDA cycles
(see Figure 35)
NO.
300
UNIT
MIN
MAX
3
th(HOLDAL-HOLDL)
E = the EMIF input clock (ECLKIN, CPU/4 clock, or CPU/6 clock) period in ns.
Hold time, HOLD low after HOLDA low
E
ns
switching characteristics over recommended operating conditions for the HOLD/HOLDA
cycles
§
(see Figure 35)
NO.
PARAMETER
300
UNIT
MIN
MAX
1
td(HOLDL-EMHZ)
td(EMHZ-HOLDAL)
td(HOLDH-EMLZ)
td(EMLZ-HOLDAH)
td(HOLDL-EKOHZ)
td(HOLDH-EKOLZ)
E = the EMIF input clock (ECLKIN, CPU/4 clock, or CPU/6 clock) period in ns.
EMIF Bus consists of: CE[3:0], BE[3:0], ED[31:0], EA[22:3], ARE/SDCAS/SADS/SRE, AOE/SDRAS/SOE, and AWE/SDWE/SWE
,
SDCKE,
SOE3, and PDT.
§The EKxHZ bits in the EMIF Global Control register (GBLCTL) determine the state of the ECLKOUTx signals during HOLDA. If EKxHZ = 0,
ECLKOUTx continues clocking during Hold mode. If EKxHZ = 1, ECLKOUTx goes to high impedance during Hold mode, as shown in Figure 35.
All pending EMIF transactions are allowed to complete before HOLDA is asserted. If no bus transactions are occurring, then the minimum delay
time can be achieved. Also, bus hold can be indefinitely delayed by setting NOHOLD = 1.
Delay time, HOLD low to EMIF Bus high impedance
2E
ns
2
Delay time, EMIF Bus high impedance to HOLDA low
0
2E
ns
4
Delay time, HOLD high to EMIF Bus low impedance
2E
7E
ns
5
Delay time, EMIF Bus low impedance to HOLDA high
0
2E
ns
6
Delay time, HOLD low to ECLKOUTx high impedance
2E
ns
7
Delay time, HOLD high to ECLKOUTx low impedance
2E
7E
ns
HOLD
HOLDA
EMIF Bus
DSP Owns Bus
External Requestor
Owns Bus
DSP Owns Bus
C6411
C6411
1
3
2
5
4
ECLKOUTx
(EKxHZ = 0)
ECLKOUTx
(EKxHZ = 1)
6
7
EMIF Bus consists of: CE[3:0], BE[3:0], ED[31:0], EA[22:3], ARE/SDCAS/SADS/SRE, AOE/SDRAS/SOE, and AWE/SDWE/SWE, SDCKE,
SOE3, and PDT.
The EKxHZ bits in the EMIF Global Control register (GBLCTL) determine the state of the ECLKOUTx signals during HOLDA. If EKxHZ = 0,
ECLKOUTx continues clocking during Hold mode. If EKxHZ = 1, ECLKOUTx goes to high impedance during Hold mode, as shown in Figure 35.
Figure 35. HOLD/HOLDA Timing
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TMX32C6411AGLZ | FIXED POINT DIGITAL SIGNAL PROCESSOR |
| TMP32C6411AZLZ | FIXED POINT DIGITAL SIGNAL PROCESSOR |
| TMP320C6411AZLZ | FIXED POINT DIGITAL SIGNAL PROCESSOR |
| TMX32C6411AZLZ | ER 5C 2#6 3#4 SKT PLUG |
| TMP320C6411ZLZ | FIXED POINT DIGITAL SIGNAL PROCESSOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| TMX320C6411ZLZ300 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:FIXED-POINT DIGITAL SIGNAL PROCESSORS |
| TMX320C6411ZLZ5E0 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:FIXED-POINT DIGITAL SIGNAL PROCESSORS |
| TMX320C6411ZLZA300 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:FIXED-POINT DIGITAL SIGNAL PROCESSORS |
| TMX320C6411ZLZA5E0 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:FIXED-POINT DIGITAL SIGNAL PROCESSORS |
| TMX320C6412GDK | 制造商:TI 制造商全稱:Texas Instruments 功能描述:Signal Processor |
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