參數(shù)資料
型號： TMS32C6416CGLSA6E3
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： FIXED-POINT DIGITAL SIGNAL PROCESSORS
中文描述： 定點(diǎn)數(shù)字信號處理器
文件頁數(shù)： 113/141頁
文件大?。?/td> 2234K
代理商： TMS32C6416CGLSA6E3
TMS320C6414, TMS320C6415, TMS320C6416
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS146L
FEBRUARY 2001
REVISED JULY 2004
113
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251
1443
PERIPHERAL COMPONENT INTERCONNECT (PCI) TIMING [C6415 AND C6416 ONLY]
timing requirements for PCLK
(see Figure 47)
NO.
5E0, A
5E0,
6E3, A
6E3,
7E3
UNIT
MIN
MAX
1
2
3
4
t
c(PCLK)
t
w(PCLKH)
t
w(PCLKL)
t
sr(PCLK)
Cycle time, PCLK
Pulse duration, PCLK high
Pulse duration, PCLK low
v/
t slew rate, PCLK
30 (or 8P
§
)
ns
ns
ns
V/ns
11
11
1
4
For 3.3-V operation, the reference points for the rise and fall transitions are measured at V
ILP
MAX and V
IHP
MIN.
P = 1/CPU clock frequency in ns. For example when running parts at 600 MHz,
use P = 1.67 ns.
§
Select the parameter value of 30 ns or 8P, whichever is greater.
PCLK
1
2
3
4
4
0.4 DV
V MIN
Peak to Peak for
3.3V signaling
Figure 47. PCLK Timing
timing requirements for PCI reset (see Figure 48)
NO.
5E0, A
5E0,
6E3, A
6E3,
7E3
UNIT
MIN
MAX
1
2
t
w(PRST)
t
su(PCLKA-PRSTH)
Pulse duration, PRST
Setup time, PCLK active before PRST high
1
ms
μ
s
100
PRST
PCLK
2
1
Figure 48. PCI Reset (PRST) Timing
相關(guān)PDF資料
PDF描述
TMS32C6416CZLZA6E3 FIXED-POINT DIGITAL SIGNAL PROCESSORS
TMS32C6416DZLZA6E3 FIXED-POINT DIGITAL SIGNAL PROCESSORS
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SM34061GB Non-VGA Video Controller
SMJ34061GB Non-VGA Video Controller
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參數(shù)描述
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