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參數(shù)資料
| 型號： | TLV1571(中文) |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | 2.7V to 5.5V, 1-Channel, 10-Bit, Parallel Analog-to-Digital Converters(2.7V-5.5V,10位,1.25MSPS,單通道,低功耗,自動掉電的并行ADC) |
| 中文描述： | 2.7V至5.5V，1通道，10位，并行模擬到數(shù)字轉換器（為2.7V至5.5V，10位，1.25MSPS時，單通道，低功耗，自動掉電的并行ADC）的 |
| 文件頁數(shù)： | 7/21頁 |
| 文件大?。?/td> | 820K |
| 代理商： | TLV1571(中文) |
==1999-8-23==
P&S
ooá|′μ×ó1é· YóDT1
==21-7==
P &S
oo á|′μ×ó1é· YóDT1
μ :
ot±±ooêD×μèa· 15o
P&Sí í :
http://www.p8s.com
D :
ooêD70020D
óê±à:
430079
μ°:
( 86) ( 027￡87493500 87493506
′
( 86) ( 027) 87491166, 87493497
2.4
¨ê±2 êyòa ó￡
AV
DD
=DV
DD
=5V
￡¨3y· áí óDμ÷￡
×￠êí￡o1 éü2ó¨ ± ￡êyYóDD§±í êa
DAV
￡
2.5
ê±Dòí
μ￥í¨μàêè· ê×aμê±Dòèí
1
￠
2
￠
3
ùê ￡
í
1
μ￥í¨μàêè· ê a aót
CSTART
￡ú2ê±ó
PARAMETER
TEST CONDITIONS
DVDD = 4.5 V to 5.5 V
DVDD = 2.7 V to 3.3 V
MIN
50
TYP
MAX
UNIT
ns
tcyc(CLK)
Cycle time CLK
,
100
ns
tsample
Reset and sampling time
6
SYSCLK
Cycles
tconv
Total conversion time
10
Cycles
twL(EOC)
Pulse width, end of conversion, EOC
10
Cycles
twL(INT)
Pulse width, interrupt
1
Cycles
tSTARTOSC
td(CSH CSTARTL)
Start up time, internal oscillator
100
ns
Delay time, CS high to CSTART low
10
ns
ten(RDL DAV)
Enable time data out
DVDD = 5 V at 50 pF
DVDD = 3 V at 50 pF
DVDD = 5 V at 50 pF
DVDD = 3 V at 50 pF
20
ns
,
40
ns
tdis(RDH DAV)
Disable time data out
Disable time, data out
5
ns
10
ns
tsu(CSL WRL)
th(WRH CSH)
Setup time, CS to WR
5
ns
Hold time, CS to WR
5
ns
tw(WR)
Pulse width, write
1
Clock
tw(RD)
Pulse width, read
1
Clock
tsu(DAV WRH)
th(WRH DA V)
tsu(CSL RDL)
th(RDH CSH)
Setup time, data valid to WR
10
ns
Hold time, data valid to WR
5
ns
Setup time, CS to RD
5
ns
Hold time, CS to RD
5
ns
th(WRH-CSH)
tsu(CSL-WRL)
tsample
tconv
tsample
tconv
tsu(DAV-WRH)
th(WRH-DAV)
ten(RDL-DAV)
ten(RDL-DAV)
Configure
Data In
ADC
Data Out
Power Down
Power Down
INTCONV.
CLK
CS
WR
CSTART
RD
D(0 9)
INT
tSTARTOSC
tSTARTOSC
EOC
(OR)
Hi-Z
Hi-Z
Hi-Z
Hi-Z
td(CSH-CSTARTL)
th(RDH-CSH)
tsu(CSL-RDL)
tdis(RDH-DAV)
tsu(CSL-RDL)
1
1
1
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