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參數(shù)資料
| 型號(hào)： | TC1027CEOR |
| 廠商： | Microchip Technology |
| 文件頁(yè)數(shù)： | 2/18頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC COMPARATOR 1.8V QUAD 16SOIC |
| 標(biāo)準(zhǔn)包裝： | 50 |
| 類(lèi)型： | 帶電壓基準(zhǔn) |
| 元件數(shù)： | 4 |
| 輸出類(lèi)型： | 滿擺幅 |
| 電壓 - 電源，單路/雙路(±)： | 1.8 V ~ 5.5 V |
| 電壓 - 輸入偏移（最小值）： | 5mV @ 3V |
| 電流 - 輸入偏壓（最小值）： | 100pA @ 5.5V |
| 電流 - 輸出（標(biāo)準(zhǔn)）： | 2mA @ 5.5V |
| 電流 - 靜態(tài)（最大值）： | 26µA |
| CMRR, PSRR（標(biāo)準(zhǔn)）： | 66dB CMRR，60dB PSRR |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 16-SOIC（0.154"，3.90mm 寬） |
| 安裝類(lèi)型： | 表面貼裝 |
| 包裝： | 管件 |
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10
DS245F4
CS8420
SWITCHING CHARACTERISTICS - CONTROL PORT - SPI MODE
Inputs: Logic 0 = 0 V, Logic 1 = VD+; CL = 20 pF.
13. If Fso or Fsi is lower than 46.875 kHz, the maximum CCLK frequency should be less than 128 Fso and
less than 128 Fsi. This is dictated by the timing requirements necessary to access the Channel Status and
User Bit buffer memory. Access to the control register file can be carried out at the full 6 MHz rate. The
minimum allowable input sample rate is 8 kHz, so choosing CCLK to be less than or equal to 1.024 MHz
should be safe for all possible conditions.
14. Data must be held for sufficient time to bridge the transition time of CCLK.
15. For fsck < 1 MHz.
Parameter
Symbol
Min
Typ
Max
Units
CCLK Clock Frequency
fsck
0-
6.0
MHz
CS High Time Between Transmissions
tcsh
1.0
-
μs
CS Falling to CCLK Edge
tcss
20
-
ns
CCLK Low Time
tscl
66
-
ns
CCLK High Time
tsch
66
-
ns
CDIN to CCLK Rising Setup Time
tdsu
40
-
ns
CCLK Rising to DATA Hold Time
tdh
18
-
ns
CCLK Falling to CDOUT Stable
tpd
-
45
ns
Rise Time of CDOUT
tr1
-
25
ns
Fall Time of CDOUT
tf1
-
25
ns
Rise Time of CCLK and CDIN
tr2
--
100
ns
Fall Time of CCLK and CDIN
tf2
--
100
ns
t r2
t f2
t dsu
t dh
t sch
t scl
CS
CCLK
CDIN
t css
t pd
CDOUT
t csh
Figure 3. SPI Mode Timing
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