
List of Tables
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January 2004
SLES089
216 Single-Byte Read
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217 Multiple-Byte Read
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41 RESET During System Initialization
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42 Extending the I2C Write Interval Following Low-to-High Transition of RESET Terminal
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43 Changing the Data Sample Rate Using the DBSPD Terminal
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44 Changing the Data Sample Rate Using the I2C35 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
45 Changing the Data Sample Rate With an Unstable MCLK_IN Using the DBSPD Terminal
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46 Changing the Data Sample Rate With an Unstable MCLK_IN Using the I2C37 . . . . . . . . . . . . . . . . . . . . . . . . . .
47 Changing Between Master and Slave Clock Mode
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51 RESET Timing
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52 Power-Down and Power-Up Timing—RESET Preceding PDN
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53 Power-Down and Power-Up Timing—RESET Following PDN
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54 Error Recovery Timing
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55 Mute Timing
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56 Right-Justified, I2S, Left-Justified Serial Protocol Timing
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57 Right, Left, and I2S Serial Mode Timing Requirement
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58 Serial Audio Ports Master Mode Timing
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59 DSP Serial Port Timing
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510 DSP Serial Port Expanded Timing
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511 DSP Absolute Timing
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512 SCL and SDA Timing
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513 Start and Stop Conditions Timing
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61 Typical TAS5066 Application
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62 TAS5066 Serial Audio Port—Slave Mode Connection Diagram
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63 TAS5066 Serial Audio Port—Master Mode Connection Diagram
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List of Tables
Table
Title
Page
21 Normal-Speed, Double-Speed, and Quad-Speed Operation
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22 Master and Slave Clock Modes
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23 LRCLK and MCLK_IN Rates
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24 DCLK
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25 Supported Word Lengths
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26 Device Outputs During Reset
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27 Values Set During Reset
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28 Device Outputs During Power Down
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29 Volume Register
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210 De-Emphasis Filter Characteristics
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211 Device Outputs During Error Recovery
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31 I2C Register Map
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32 General Status Register (Read Only)
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33 Error Status Register
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34 System Control Register 0
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35 System Control Register 1
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