
List of Illustrations
v
September 2004
SLES120
6.10
Automute Control Register(0x14)
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6.11
Automute PWM Threshold and Backend Reset Period (0x15)
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6.12
Modulation Index Limit Register (0x16)
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6.13
Interchannel Channel Delay Registers (0x1B 0x22) and Offset Register (0x23)
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6.14
Bank Switching Command (0x40)
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6.15
Input Mixer Registers (0x41 – 0x48, Channels 1 8)
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6.16
Bass and Treble Bypass Register (0x89 – 0x90, Channels 1 8)
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6.17
8x2 Output Mixer Registers (0xAA – 0xAF)
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6.18
8x3 Output Mixer Registers (0xB0 – 0xB1)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.19
Volume Treble and Bass Slew Rates (0xD0)
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6.20
Volume Registers (0xD1 0xD9)
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6.21
Bass Filter Set Register (0xDA)
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6.22
Bass Filter Index Register (0xDB)
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6.23
Treble Filter Set Register (0xDC)
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6.24
Treble Filter Index (0xDD)
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6.25
AM Mode Register (0xDE)
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6.26
General Control Register (0xE0)
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6.27
Incremental Multiple Write Append Register (0xFE)
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7
TAS5028A Example Application Schematic
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List of Illustrations
Figure
Title
Page
11 TAS5028A Functional Structure
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12 Typical TAS5028A Application (DVD Receiver)
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13 Recommended TAS5028A + TAS5121 Channel Configuration
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14 TAS5028A DAP Architecture With I2C Registers (Fs ≤ 96 kHz)
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15 TAS5028A Architecture With I2C Registers (Fs = 176.4 kHz or Fs = 192 kHz)
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16 TAS5028A Detailed Channel Processing
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17 5.23 Format
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18 Conversion Weighting Factors—5.23 Format to Floating Point
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19 Alignment of 5.23 Coefficient in 32-Bit I2C Word
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110 25.23 Format
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111 Alignment of 523 Coefficient in 32-Bit I2C Word
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112 Alignment of 2523 Coefficient in Two 32-Bit I2C Words
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113 TAS5028A Digital Audio Processing
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114 Input Crossbar Mixer
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115 Auto Mute Threshold
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116 Output Mixers
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117 De-emphasis Filter Characteristics
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118 Block Diagrams of Typical Systems Requiring TAS5028A Automatic AM Interference
Avoidance Circuit
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31 Slave Mode Serial Data Interface Timing
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32 SCL and SDA Timing
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33 Start and Stop Conditions Timing
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34 Reset Timing
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