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參數(shù)資料
| 型號(hào)： | TAS5026CPAG |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | SIX CHANNEL DIGITAL AUDIO PWM PROCESSOR |
| 中文描述： | 六聲道數(shù)字音頻PWM處理器 |
| 文件頁數(shù)： | 32/48頁 |
| 文件大?。?/td> | 689K |
| 代理商： | TAS5026CPAG |
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Serial Control Interface Register Definitions
27
SLES041B
—
November 2002
TAS5026
3.7
DC-Offset Control Registers (x06
–
x0B)
Channels 1, 2, 3, 4, 5, and 6 are mapped into (x06, x07, x08, x09, x0A, and x0B).
Table 3
–
8. DC-Offset Control Registers
D7
D6
D5
D4
D3
D2
D1
D0
FUNCTION
1
0
0
0
0
0
0
0
Maximum correction for positive dc offset (
–
1.56% FS)
0
0
0
0
0
0
0
0
No dc-offset correction
0
1
1
1
1
1
1
1
Maximum correction for negative dc offset (1.56% FS)
3.8
Interchannel Delay Registers (x0C
–
x11)
Channels 1, 2, 3, 4, 5, and 6 are mapped into (x0C, x0D, x0E, x0F, x10, and x11).
The first channel delay is set at 0. Each subsequent channel has a default value that is 76 DCLKs larger than
the preceding channel.
Table 3
–
9. Six Inter-Channel Delay Registers
D7
D6
D5
D4
D3
D2
D1
D0
FUNCTION
0
0
0
0
0
0
0
0
Minimum absolute delay, 0 DCLK cycles, default for channel 1
0
0
0
1
0
0
0
0
Default for channel 2
0
0
1
0
0
0
0
0
Default for channel 3
0
0
1
1
0
0
0
0
Default for channel 4
0
1
0
0
0
0
0
0
Default for channel 5
0
1
0
1
0
0
0
0
Default for channel 6
1
1
1
1
1
1
1
1
Maximum absolute delay, 255 DCLK cycles
3.9
Individual Channel Mute Register (x19)
Table 3
–
10. Individual Channel Mute Register
D7
D6
D5
D4
D3
D2
D1
D0
FUNCTION
1
1
-
-
-
-
-
-
Unused
-
-
-
-
-
-
-
-
-
-
1
1
1
1
1
1
No channels are muted
-
-
-
-
-
-
-
0
Mute channel 1
-
-
-
-
-
-
0
-
Mute channel 2
-
-
-
-
-
0
-
-
Mute channel 3
-
-
-
-
0
-
-
-
Mute channel 4
-
-
-
0
-
-
-
-
Mute channel 5
-
-
0
-
-
-
-
-
Mute channel 6
相關(guān)PDF資料 |
PDF描述 |
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