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參數(shù)資料
| 型號： | SY89830UK4I |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 7/10頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:4 16-TSSOP |
| 標(biāo)準(zhǔn)包裝： | 94 |
| 系列： | Precision Edge® |
| 類型： | 扇出緩沖器（分配），多路復(fù)用器 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:4 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | HSTL，LVECL，LVPECL |
| 輸出： | LVECL，LVPECL |
| 頻率 - 最大： | 2.5GHz |
| 電源電壓： | 2.375 V ~ 5.5 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 16-TSSOP |
| 包裝： | 管件 |
6
Precision Edge
SY89830U
Micrel, Inc.
M9999-110705
hbwhelp@micrel.com or (408) 955-1690
T
A = –40°CTA = +25°CTA = +85°C
Symbol
Parameter
Min.
Typ.
Max.
Min.
Typ.
Max.
Min.
Typ.
Max.
Unit
f
MAX
(1)
Maximum Frequency
2.5
——
2.5
——
2.5
——
GHz
t
PD
Propagation Delay to Output
LVPECL/LVECL
Diff. IN (150mV)
————
375
———
—
ps
Diff. IN (800mV)
300
350
450
300
350
450
300
350
450
ps
Single-Ended IN
————
375
———
—
ps
PECL/ECL
Diff. IN (150mV)
————
375
———
—
ps
Diff. IN (800mV)
275
350
425
275
350
425
275
350
425
ps
Single-Ended IN
————
355
———
—
ps
HSTL
325
—
500
300
—
450
300
—
450
ps
t
SKEW
(2)
Within-Device Skew (Diff.)
—
15
25
—
15
25
—
15
25
ps
Part-to-Part Skew (Diff.)
—
100
150
—
100
150
—
100
150
ps
t
SW
Select to Valid Output
——
450
—
400
450
——
450
ps
Switchover Time
t
S
(3)
Set-Up Time
/EN to CLK
100
0
—
100
0
—
100
0
—
ps
t
H
(3)
Hold Time
/EN to CLK
200
50
—
200
50
—
200
50
—
ps
t
JITTER
Cycle-to-Cycle(4)
—
0.2
1
—
0.2
1
—
0.2
1
ps
RMS
Total Jitter (622MHz clock)(5)
—
<15
——
<15
——
<15
—
ps
PP
V
ID
Input Voltage Swing
150
800
1200
150
800
1200
150
800
1200
mV
t
r, tf
Output Rise/Fall Times
75
—
225
75
130
225
85
—
225
ps
(20% to 80%)
AC ELECTRICAL CHARACTERISTICS
LVPECL: V
CC = 2.375V to 3.63V, VEE = 0V; PECL: VCC = 4.50V to 5.50V, VEE = 0V
LVECL: V
CC = 0V, VEE = –2.375V to –3.63V; ECL: VCC = 0V, VEE = –4.50V to –5.5V
Notes:
1. f
MAX is defined as the maximum toggle frequency. Measured with 750mV input signal, 50% duty cycle, output swing ≥ 400mV (diff), all loading with 50
to V
CC–2V.
2. Skew is measured between outputs under identical transitions.
3. Set-up and hold times apply to synchronous applications that intend to enable/disable before the next cycle. For asynchronous applications, set-up and
hold time does not apply.
4. Cycle-to-cycle jitter definition: The variation in period between adjacent cycles over a random sample of adjacent cycle pairs. TJITTER_CC =Tn–Tn+1 where
T is the time between rising edges of the output signal.
5. Total jitter definition: with an ideal clock input applied to one channel of the MUX, no more than one output edge in 1012 output edges will deviate by more
than the specified peak-to-peak jitter value.
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