參數(shù)資料
型號： SY10ELT23ZI TR
廠商： Micrel Inc
文件頁數(shù)： 4/5頁
文件大小： 0K
描述： IC TRANSLATOR DUAL 3.3V 8-SOIC
標準包裝： 1,000
系列： 10ELT
邏輯功能： 變換器
位數(shù)： 1
輸入類型： PECL
輸出類型： TTL
通道數(shù)： 2
輸出/通道數(shù)目： 1
差分 - 輸入:輸出： 是/無
傳輸延遲（最大）： 3.5ns
電源電壓： 5V
工作溫度： -40°C ~ 85°C
封裝/外殼： 8-SOIC（0.154"，3.90mm 寬）
供應商設備封裝： 8-SOIC
包裝： 帶卷 (TR)
其它名稱： SY10ELT23ZITR
SY10ELT23ZITR-ND
Technical Note
4/10
www.rohm.com
2010.06 - Rev.A
2010 ROHM Co., Ltd. All rights reserved.
BD3814FV
●Timing chart
1. Signal timing conditions
·Data is read on the rising edge of the clock.
·Latch is read on the falling edge of the clock.
·Latch signal must terminate with the LOW state.
* To avoid malfunctions, clock and data signals must terminate with the LOW state.
Fig.1
Parameter
Symbol
Limits
Unit
Min.
Typ.
Max.
Minimum clock width
twc
2.0
－
μs
Minimum data width
twd
2.0
－
μs
Minimum latch width
twl
2.0
－
μs
LOW hold width
twh
2.0
－
μs
Data setup time (DATA→CLK)
tsd
1.0
－
μs
Data hold time (CLK→DATA)
thd
1.0
－
μs
Latch setup time (CLK→LATCH)
tsl
1.0
－
μs
Latch hold time (DATA→LATCH)
thl
1.0
－
μs
Latch low setup time
ts
1.0
－
μs
Latch low hold time
th
1.0
－
μs
2. Voltage conditions for control signal
Parameter
Condition
Limits
Unit
Min.
Typ.
Max.(≦Vcc)
“H” input voltage
Vcc=5 ~ 7.3V
VEE=-5 ~ -7.3V
2.2
－
5.5
V
“L” input voltage
0
－
1.0
V
CL
(CLOCK)
DA
DATA
LATCH
thd
th
ts
tsl
thl
tsd
twc
twh
twd
twl
DATA
LATCH
90%
10%
90%
10%
twc
Terminate
with Low.
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PDF描述
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參數(shù)描述
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