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參數(shù)資料
| 型號： | SY10EL35ZI |
| 廠商： | MICREL INC |
| 元件分類： | 鎖存器 |
| 英文描述： | 10EL SERIES, POSITIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO8 |
| 封裝： | 0.150 INCH, SOIC-8 |
| 文件頁數(shù)： | 1/4頁 |
| 文件大?。?/td> | 52K |
| 代理商： | SY10EL35ZI |
DESCRIPTION
FEATURES
JK FLIP-FLOP
PIN CONFIGURATION/BLOCK DIAGRAM
J
K
R
CLK
Qn+1
LL
L
Z
Qn
LH
L
Z
L
HL
L
Z
H
HH
L
Z
Qn
XX
H
X
L
NOTE:
1. Z = LOW-to-HIGH transition.
SOIC
TOP VIEW
1
2
3
45
6
7
8
J
VCC
Q
VEE
K
R
Q
R
CLK
J
K
SY10EL35
SY100EL35
FINAL
TRUTH TABLE(1)
s 525ps propagation delay
s 2.2GHz toggle frequency
s High bandwidth output transistions
s Internal 75K
input pull-down resistors
s Available in 8-pin SOIC package
The SY10/100EL35 are high-speed JK Flip-Flops. The
J/K data enters the master portion of the flip-flop when
the clock is LOW and is transferred to the slave and,
thus, the outputs, upon a positive transition of the clock.
The reset pin is asynchronous and is activated with a
logic HIGH.
1
Rev.: F
Amendment: /0
Issue Date:
February 2003
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PDF描述 |
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