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參數(shù)資料
| 型號： | SY100S834LZG TR |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 7/8頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GEN 3.3/5V 16-SOIC |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 系列： | Precision Edge® |
| 類型： | 時鐘發(fā)生器 |
| PLL： | 無 |
| 輸入： | ECL，PECL |
| 輸出： | 時鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:3 |
| 差分 - 輸入:輸出： | 是/是 |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3 V ~ 3.8 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-SOIC（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 16-SOIC |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | SY100S834LZGTR SY100S834LZGTR-ND |
Micrel, Inc.
SY100S834/SY100S834L
June 2011
7
M9999-060911
hbwhelp@micrel.com
Timing Diagram
The EN signal will freeze the internal clocks to the flip-flops on the first falling edge of CLK after its assertion. The internal dividers will
maintain their state during the internal clock freeze and will return to clocking once the internal clocks are unfrozen. The outputs will
transition to their next states in the same manner, time, and relationship as they would have had the EN signal not been asserted.
or (408) 955-1690
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PDF描述 |
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參數(shù)描述 |
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