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參數(shù)資料
| 型號(hào)： | SY100EP14UK4ITR |
| 廠商： | MICREL INC |
| 元件分類： | 時(shí)鐘及定時(shí) |
| 英文描述： | 2.5V/3.3V/5V 1:5 LVPECL/PECL/ ECL/HSTL 2GHz CLOCK DRIVER WITH 2:1 DIFFERENTIAL INPUT MUX |
| 中文描述： | 100E SERIES, LOW SKEW CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| 封裝： | TSSOP-20 |
| 文件頁(yè)數(shù)： | 2/9頁(yè) |
| 文件大?。?/td> | 71K |
| 代理商： | SY100EP14UK4ITR |
2
Precision Edge
SY100EP14U
Micrel
PIN DESCRIPTION
Pin
Function
CLK0, /CLK0
CLK1, /CLK1
PECL, LVPECL, ECL, LVECL, HSTL Clock or Data Inputs.
Internal 75k
pull-down resistors on CLK0, CLK1, and internal 75k
pull-up and 75k
pull-down resistors or
/CLK0, /CLK1. For single-ended applications, connect signal into CLK0 and/or CLK1 inputs. /CLK0, /CLK1
default condition is V
CC
/2 when left floating. CLK0, CLK1 default condition is LOW when left floating.
LVPECL, PECL, ECL Differential Outputs: Terminate with 50
to V
CC
–
2V. For single-ended applications,
terminate the unused output with 50
to V
CC
–
2V
LVPECL, PECL, ECL compatible synchronous enable: When /EN goes HIGH, the Q
OUT
will go LOW and
/Q
OUT
will go HIGH on the next LOW input clock transition. Includes a 75k
pull-down. Default state is LOW
when left floating. The internal latch is clocked on the falling edge of the input clock (CLK0, CLK1)
Q0 to Q4
/Q0 to /Q4
/EN
SEL
LVPECL, PECL, ECL compatible 2:1 Mux input signal select: When SEL is LOW, CLK0 input pair is selected.
When SEL is HIGH, CLK1 input pair is selected. Includes a 75k
pull-down. Default state is LOW and
CLK0 is selected.
V
BB
Output Reference Voltage: Equal to V
CC
–
1.7V (approx.), and used for single-ended input signals or
AC-coupled applications. For single-ended PECL, LVPECL applications, bypass with a 0.01
μ
F to V
CC
.
For single-ended LVTTL inputs, bypass to GND. Max. sink/source current is 0.5mA.
V
CC
V
EE
Positive Power Supply: Bypass with 0.1
μ
F//0.01
μ
F low ESR capacitors.
Negative Power Supply: LVPECL, PECL applications, connect to GND.
CLK_SEL
Active Input
0
CLK0, /CLK0
1
CLK1, /CLK1
FUNCTION TABLE
TRUTH TABLE
(1)
CLK0
CLK1
CLK_SEL
/EN
Q
L
X
L
L
L
H
X
L
L
H
X
L
H
L
L
X
H
H
L
H
X
X
X
H
L*
Note 1.
On next negative transition of CLK0 or CLK1.
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