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參數(shù)資料
| 型號(hào)： | SY100EP14UK4I |
| 廠商： | Micrel Inc |
| 文件頁(yè)數(shù)： | 4/10頁(yè) |
| 文件大小： | 0K |
| 描述： | IC CLK BUFF MUX 2:5 2GHZ 20TSSOP |
| 標(biāo)準(zhǔn)包裝： | 74 |
| 系列： | 100EP, Precision Edge®, ECL Pro™ |
| 類型： | 扇出緩沖器（分配），多路復(fù)用器 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | HSTL，LVECL，LVPECL |
| 輸出： | LVECL，LVPECL |
| 頻率 - 最大： | 2GHz |
| 電源電壓： | 2.37 V ~ 5.5 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-TSSOP |
| 包裝： | 管件 |
3
Precision Edge
SY100EP14U
Micrel, Inc.
M9999-060910
hbwhelp@micrel.com or (408) 955-1690
PIN DESCRIPTION
n
o
it
c
n
u
F
n
i
P
CLK0, /CLK0
PECL, LVPECL, ECL, LVECL, HSTL Clock or Data Inputs.
CLK1, /CLK1
Internal 75k pull-down resistors on CLK0, CLK1, and internal 75k pull-up and 75k pull-down resistors or
/CLK0, /CLK1. For single-ended applications, connect signal into CLK0 and/or CLK1 inputs. /CLK0, /CLK1
default condition is VCC/2 when left floating. CLK0, CLK1 default condition is LOW when left floating.
Q0 to Q4
LVPECL, PECL, ECL Differential Outputs: Terminate with 50 to VCC–2V. For single-ended applications,
/Q0 to /Q4
terminate the unused output with 50 to VCC–2V
/EN
LVPECL, PECL, ECL compatible synchronous enable: When /EN goes HIGH, the QOUT will go LOW and
/QOUT will go HIGH on the next LOW input clock transition. Includes a 75k pull-down. Default state is LOW
when left floating. The internal latch is clocked on the falling edge of the input clock (CLK0, CLK1)
SEL
LVPECL, PECL, ECL compatible 2:1 Mux input signal select: When SEL is LOW, CLK0 input pair is selected.
When SEL is HIGH, CLK1 input pair is selected. Includes a 75k pull-down. Default state is LOW and
CLK0 is selected.
VBB
Output Reference Voltage: Equal to VCC–1.7V (approx.), and used for single-ended input signals or
AC-coupled applications. For single-ended PECL, LVPECL applications, bypass with a 0.01F to VCC.
For single-ended LVTTL inputs, bypass to GND. Max. sink/source current is 0.5mA.
VCC
Positive Power Supply: Bypass with 0.1F//0.01F low ESR capacitors.
VEE
Negative Power Supply: LVPECL, PECL applications, connect to GND.
CLK_SEL
Active Input
0
CLK0, /CLK0
1
CLK1, /CLK1
FUNCTION TABLE
TRUTH TABLE(1)
CLK0
CLK1
CLK_SEL
/EN
Q
L
X
L
H
X
L
H
X
L
H
L
X
H
L
H
X
H
L*
Note 1. On next negative transition of CLK0 or CLK1.
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