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參數(shù)資料
| 型號： | SY100EP14AUKG TR |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 3/7頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK BUFF MUX 2:5 2GHZ 20TSSOP |
| 標準包裝： | 1,000 |
| 類型： | 扇出緩沖器（分配），多路復用器 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | ECL，HSTL，LVPECL |
| 輸出： | ECL |
| 頻率 - 最大： | 2GHz |
| 電源電壓： | 2.375 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應商設(shè)備封裝： | 20-TSSOP |
| 包裝： | 帶卷 (TR) |
Micrel, Inc.
SY100EP14AU
June 2010
3
M9999-061110-A
hbwhelp@micrel.com
Pin Description
Pin Number
Pin Name
Pin Function
13, 14
16, 17
CLK0, /CLK0
CLK1, /CLK1
LVPECL, LVECL, HSTL Clock or Data Inputs. Internal 75k pull-down resistors on CLK0, CLK1,
and internal 75k pull-up and 75k pull-down resistors on /CLK0, /CLK1. For single-ended
applications, connect signal into CLK0 and/or CLK1 inputs. /CLK0, /CLK1 default condition is
VCC/2 when left floating. CLK0, CLK1 default condition is LOW when left floating.
1, 2, 3, 4
5, 6, 7, 8
9, 10
Q0, /Q0, Q1, /Q1
Q2, /Q2, Q3, /Q3
Q4, /Q4
LVPECL/LVECL Differential Outputs: Terminate with 50 to VCC-2V. For single-ended
applications, /Q0 to /Q4 terminate the unused output with 50 to VCC-2V.
19
/EN
LVPECL/LVECL compatible synchronous enable: When /EN goes HIGH, the QOUT will go LOW
and /QOUT will go HIGH on the next LOW input clock transition. Includes a 75k pull-down.
Default state is LOW when left floating. The internal latch is clocked on the falling edge of the
input clock (CLK0, CLK1).
12
SEL
LVPECL/LVECL compatible 2:1 MUX input signal select: When SEL is LOW, CLK0 input pair is
selected. When SEL is HIGH, CLK1 input pair is selected. Includes a 75k pull-down. Default
state is LOW and CLK0 is selected.
15
VBB
Output Reference Voltage: Equal to VCC-1.4V (approx.), and used for single-ended input signals
or AC-coupled applications. For single-ended LVPECL and LVECL applications, bypass with a
0.01F to VCC. Max. sink/source current is 0.5mA.
18, 20
VCC
Positive Power Supply: Bypass with 0.1F//0.01F low ESR capacitors.
11
VEE
Negative Power Supply: LVPECL applications, connect to GND.
Truth Table
CLK0
CLK1
CLK_SEL
/EN
Q
L
X
L
H
X
L
H
X
L
H
L
X
H
L
H
X
H
L
Note:
1.
On next negative transition of CLK0 or CLK1.
Function Table
CLK_SEL
Active Input
0
CLK0, /CLK0
1
CLK1, /CLK1
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| SY100EP14UK4I | 功能描述:IC CLK BUFF MUX 2:5 2GHZ 20TSSOP RoHS:否 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘緩沖器，驅(qū)動器 系列:100EP, Precision Edge®, ECL Pro™ 標準包裝:1 系列:HiPerClockS™ 類型:扇出緩沖器（分配），多路復用器 電路數(shù):1 比率 - 輸入:輸出:2:18 差分 - 輸入:輸出:是/無 輸入:CML，LVCMOS，LVPECL，LVTTL，SSTL 輸出:LVCMOS，LVTTL 頻率 - 最大:250MHz 電源電壓:2.375 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應商設(shè)備封裝:32-TQFP（7x7） 包裝:- 其它名稱:800-1923-6 |
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