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參數(shù)資料
| 型號： | SY100E155JC |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 1/4頁 |
| 文件大小： | 0K |
| 描述： | IC MUX-LATCH 6-BIT 2:1 28-PLCC |
| 標準包裝： | 38 |
| 系列： | 100E |
| 類型： | 多路復用器 |
| 電路： | 6 x 2:1 |
| 獨立電路： | 1 |
| 電壓電源： | 單電源 |
| 電源電壓： | 4.2 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-LCC（J 形引線） |
| 供應商設備封裝： | 28-PLCC |
| 包裝： | 管件 |
750ps max. LEN to output
Extended 100E VEE range of –4.2V to –5.5V
700ps max. D to output
Single-ended outputs
Asynchronous Master Reset
Dual latch-enables
Fully compatible with industry standard 10KH,
100K ECL levels
Internal 75K input pulldown resistors
Fully compatible with Motorola MC10E/100E155
Available in 28-pin PLCC package
FEATURES
The SY10/100E155 offer six 2:1 multiplexers followed
by latches with single-ended outputs, designed for use in
new, high-performance ECL systems. The two external
latch-enable signals (LEN1 and LEN2) are gated through a
logical OR operation before use as control for the six
latches. When both LEN1 and LEN2 are at a logic LOW, the
latches are transparent, thus presenting the data from the
multiplexers at the output pins. If either LEN1 or LEN2 (or
both) are at a logic HIGH, the outputs are latched.
The multiplexer operation is controlled by the SEL (Select)
signal which selects one of the two bits of input data at each
mux to be passed through.
The MR (Master Reset) signal operates asynchronously
to take all outputs to a logic LOW.
DESCRIPTION
Rev.: C
Amendment: /1
Issue Date: February, 1998
6-BIT 2:1
MUX-LATCH
SY10E155
SY100E155
FINAL
BLOCK DIAGRAM
PIN CONFIGURATION
PIN NAMES
n
o
it
c
n
u
F
n
i
P
D0a–D5a
Input Data a
D0b–D5b
Input Data b
t
u
p
n
I
t
c
e
l
e
S
a
t
a
D
L
E
S
LEN1, LEN2
Latch Enables
t
e
s
e
R
r
e
t
s
a
M
R
M
Q0–Q5
Outputs
VCCO
VCC to Output
VEE
D5b
LEN1
SEL
MR
NC
26
27
28
1
2
3
4
18
17
16
15
14
13
12
25 24 23 22 21 20 19
5678
9 10 11
D0b
LEN2
Q
0
V
CCO
Q5
D
3a
PLCC
TOP VIEW
J28-1
D
5a
D
3b
D
4a
Q4
VCC
Q3
Q2
VCCO
Q1
D
2b
D
2a
D
1b
D
1a
D
0b
D
4b
V
CCO
D
R
Q
MUX
SEL
D
R
Q
MUX
D
R
Q
MUX
D
R
Q
MUX
D
R
Q
MUX
D
R
Q0
Q1
Q2
Q3
Q4
Q5
Q
MUX
MR
D0a
LEN1
LEN2
SEL
D0b
D1a
D1b
D2a
D2b
D3a
D3b
D4a
D4b
D5a
D5b
E
N
E
N
E
N
E
N
E
N
E
N
SEL
1
REV: D
Issue Date: September 2011
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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