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參數(shù)資料
| 型號(hào)： | ST90R158Q6 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 8/16-BIT MCU FAMILY WITH UP TO 64K ROM/OTP/EPROM AND UP TO 2K RAM |
| 中文描述： | 微控制器16位產(chǎn)品的家庭多達(dá)64K的ROM /檢察官/ EPROM和2K的內(nèi)存 |
| 文件頁數(shù)： | 85/190頁 |
| 文件大小： | 1152K |
| 代理商： | ST90R158Q6 |
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85/190
ST90158 - EXTERNAL MEMORY INTERFACE (EXTMI)
EXTERNAL MEMORY SIGNALS
(Cont’d)
7.2.4 RW: Read/Write
RW
(Alternate Function Output, Active low,
Tristate) identifies the type of memory cycle:
RW=”1” identifies a memory read cycle, RW=”0”
identifies a memory write cycle. It is defined at the
beginning of each memory cycle and it remains
stable until the following memory cycle. RW is re-
leased in high-impedance during bus acknowl-
edge cycle or under processor control by setting
the HIMP bit (MODER). RW is enabled via soft-
ware as the Alternate Function output of the asso-
ciated I/O port bit (refer to specific ST9 device to
identify the port and pin). Under Reset status, the
associated bit of the port is set into bidirectional
weak pull-up mode.
n
n
Figure 46. External memory Read/Write sequence with external wait (WAIT pin)
n
The behavior of this signal is affected by the MC,
ETO and BSZ bits in the EMR1 register. Refer to
the Register description.
7.2.5
BREQ,
BACK:
Acknowledge
Note:
These pins are available only on some ST9
devices (see Pin description).
BREQ (Alternate Function Input, Active low) indi-
cates to the ST9 that a bus request has tried or is
trying togain control of the memory bus. Once en-
abled by setting the BRQEN bit (MODER.1,
R235), BREQ is sampled with the falling edge of
the processor internal clock during phase T2.
Bus
Request,
Bus
T1
T2
T1
T2
A
R
W
SYSTEM
CLOCK
AS (MC=0)
ALE (MC=1)
DS (MC=0)
P0
MULTIPLEXED
RW (MC=0)
DS (MC=1)
RW (MC=1)
P0
MULTIPLEXED
RW (MC=0)
DS (MC=1)
RW (MC=1)
WAIT
P1
T1
T2
ADDRESS
ADD.
ADD.
ADD.
D.OUT
ADDRESS
D.OUT
ADD.
DATA OUT
D.IN
D.IN
D.IN
ADDRESS
ADDRESS
ADDRESS
9
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PDF描述 |
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