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參數(shù)資料
| 型號： | ST72F321J7TA |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 64/44-PIN 8-BIT MCU WITH 32 TO 60K FLASH/ROM, ADC, FIVE TIMERS, SPI, SCI, I2C INTERFACE |
| 中文描述： | 64/44-PIN 8位微控制器32點(diǎn)，至60,000閃存/ ROM，ADC的，5個定時器，SPI和SCI的I2C接口 |
| 文件頁數(shù)： | 159/189頁 |
| 文件大?。?/td> | 3090K |
| 代理商： | ST72F321J7TA |
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ST72321
159/189
12.9 CONTROL PIN CHARACTERISTICS
12.9.1 Asynchronous RESET Pin
Subject to general operating conditions for V
DD
, f
CPU
, and T
A
unless otherwise specified.
Notes:
1. Data based on characterization results, not tested in production.
2.
Hysteresis voltage between Schmitt trigger switching levels.
3. The I
current sunk must always respect the absolute maximum rating specified in
Section 12.2.2
and the sum of I
IO
(I/O ports and control pins) must not exceed I
VSS
.
4. To guarantee the reset of the device, a minimum pulse has to be applied to the RESET pin. All short pulses applied on
the RESET pin with a duration below t
h(RSTL)in
can be ignored.
5. The reset network (the resistor and two capacitors) protects the device against parasitic resets, especially in noisy en-
vironments.
6. Data guaranteed by design, not tested in production.
Symbol
V
IL
V
IH
V
hys
V
OL
I
IO
R
ON
Parameter
Conditions
Min
Typ
Max
Unit
Input low level voltage
1)
Input high level voltage
1)
Schmitt trigger voltage hysteresis
2)
Output low level voltage
3)
Input current on RESET pin
Weak pull-up equivalent resistor
0.16xV
DD
V
0.85xV
DD
2.5
0.2
2
30
V
V
DD
=5V
I
IO
=+2mA
0.5
mA
k
20
120
t
w(RSTL)out
Generated reset pulse duration
Stretch applied on
external pulse
Internal reset sources
0
42
6)
μ
s
20
2.5
30
42
6)
μ
s
μ
s
ns
t
h(RSTL)in
t
g(RSTL)in
External reset pulse hold time
4)
Filtered glitch duration
5)
200
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PDF描述 |
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參數(shù)描述 |
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