參數(shù)資料
型號： ST72F321BAR7TARE
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 16 MHz, MICROCONTROLLER, PQFP64
封裝： 10 X 10 MM, LQFP-64
文件頁數(shù)： 62/247頁
文件大?。?/td> 4195K
代理商： ST72F321BAR7TARE
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Serial communications interface (SCI)
ST72321Bxxx-Auto
154/247
15.7.2
Control register 1 (SCICR1)
SCICR1
Reset value: X000 0000 (x0h)
7
654
32
10
R8
T8
SCID
M
WAKE
PCE
PS
PIE
RW
Table 73.
SCICR1 register description
Bit
Name
Function
7R8
Receive data bit 8
This bit is used to store the 9th bit of the received word when M = 1.
6T8
Transmit data bit 8
This bit is used to store the 9th bit of the transmitted word when M = 1.
5SCID
Disabled for low power consumption
When this bit is set the SCI prescalers and outputs are stopped and the end of the
current byte transfer in order to reduce power consumption.This bit is set and
cleared by software.
0: SCI enabled
1: SCI prescaler and outputs disabled
4M
Word length
This bit determines the word length. It is set or cleared by software.
0: 1 Start bit, 8 Data bits, 1 Stop bit
1: 1 Start bit, 9 Data bits, 1 Stop bit
Note: The M bit must not be modified during a data transfer (both transmission and
reception).
3
WAKE
Wake-up method
This bit determines the SCI wake-up method. It is set or cleared by software.
0: Idle line
1: Address mark
2PCE
Parity control enable
This bit selects the hardware parity control (generation and detection). When the
parity control is enabled, the computed parity is inserted at the MSB position (9th
bit if M = 1; 8th bit if M = 0) and parity is checked on the received data. This bit is
set and cleared by software. Once it is set, PCE is active after the current byte (in
reception and in transmission).
0: Parity control disabled
1: Parity control enabled
1PS
Parity selection
This bit selects the odd or even parity when the parity generation/detection is
enabled (PCE bit set). It is set and cleared by software. The parity is selected after
the current byte.
0: Even parity
1: Odd parity
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