參數(shù)資料
型號： SSTUAF32866BHLF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 16/30頁
文件大小： 0K
描述： IC REGIST BUFF 25BIT DDR2 96-BGA
產(chǎn)品變化通告： Product Discontinuation 09/Dec/2011
標(biāo)準(zhǔn)包裝： 270
邏輯類型： 1:2 可配置寄存緩沖器
電源電壓： 1.7 V ~ 1.9 V
位數(shù)： 25，14
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 96-LFBGA
供應(yīng)商設(shè)備封裝： 96-CABGA（13.5x5.5）
包裝： 托盤
ICSSSTUAF32866B
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
23
ICSSSTUAF32866B
7096/13
Register Timing
Timing Diagram for the Second SSTUAF32866B (1:2 Register-B Configuration) Device Used in a Pair; C0 = 1, C1 = 1, RESET
Switches from L to H
NOTES:
1.After RESET is switched from LOW to HIGH, all data and PAR_IN inputs signals must be set and held low for a minimum time of tactmax, to avoid false
error.
2.PAR_IN is driven from PPO of the first SSTUAF32866 device.
3.If the data is clocked in on the n clock pulse, the QERR output signal will be generated on the n+2 clock pulse, and it will be valid on the n+3 clock pulse.
nn +1
n + 2
n + 3
n + 4
tPDM, tPDMSS
CLK to Q
tSU
CLK
D1- D14
PARIN
QERR
Data to QERR Latency
CLK to QERR
tPHL, tPLH
Q1 - Q14
tSU
tH
tPD
tH
CSR
DCS
RESET
H, L, or X
H or L
(1)
tACT
(1,2)
PPO
CLK to PPO
(3)
CLK to QERR
tPHL
(not used)
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PDF描述
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MS27468T25B35SB CONN RCPT 128POS JAM NUT W/SCKT
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
SSTUAF32866BHLFT 功能描述:IC REGIST BUFF 25BIT DDR2 96-BGA RoHS:是 類別:集成電路 (IC) >> 邏輯 - 專用邏輯 系列:- 產(chǎn)品變化通告:Product Discontinuation 25/Apr/2012 標(biāo)準(zhǔn)包裝:1,500 系列:74SSTV 邏輯類型:DDR 的寄存緩沖器 電源電壓:2.3 V ~ 2.7 V 位數(shù):14 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:48-TFSOP（0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:48-TSSOP 包裝:帶卷 (TR)
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SSTUAF32868AHLF 功能描述:寄存器 RoHS:否 制造商:NXP Semiconductors 邏輯類型:CMOS 邏輯系列:HC 電路數(shù)量:1 最大時鐘頻率:36 MHz 傳播延遲時間: 高電平輸出電流:- 7.8 mA 低電平輸出電流:7.8 mA 電源電壓-最大:6 V 最大工作溫度:+ 125 C 封裝 / 箱體:SOT-38 封裝:Tube
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