參數(shù)資料
型號(hào)： SN74ALVCH162841DGG
廠商： Texas Instruments, Inc.
元件分類(lèi)： 通用總線功能
英文描述： 20-BIT BUS-INTERFACE D-TYPE LATCH WITH 3-STATE OUTPUTS
中文描述： 20位總線接口D型鎖存器三態(tài)輸出
文件頁(yè)數(shù)： 9/10頁(yè)
文件大?。?/td> 137K
代理商： SN74ALVCH162841DGG
SN74ALVCH162841
20-BIT BUS-INTERFACE D-TYPE LATCH
WITH 3-STATE OUTPUTS
SCES088D – OCTOBER 1996 – REVISED JUNE 1999
9
POST OFFICE BOX 655303
DALLAS, TEXAS 75265
PARAMETER MEASUREMENT INFORMATION
V
CC
= 2.7 V AND 3.3 V
±
0.3 V
VOH
VOL
th
tsu
From Output
Under Test
CL = 50 pF
(see Note A)
LOAD CIRCUIT
S1
6 V
Open
GND
500
500
tPLH
tPHL
Output
Control
(low-level
enabling)
Output
Waveform 1
S1 at 6 V
(see Note B)
Output
Waveform 2
S1 at GND
(see Note B)
tPZL
tPZH
tPLZ
tPHZ
1.5 V
1.5 V
1.5 V
1.5 V
2.7 V
0 V
1.5 V
1.5 V
VOH
VOL
0 V
1.5 V
VOL + 0.3 V
1.5 V
VOH – 0.3 V
0 V
1.5 V
2.7 V
0 V
1.5 V
1.5 V
0 V
2.7 V
0 V
1.5 V
1.5 V
tw
Input
2.7 V
2.7 V
3 V
VOLTAGE WAVEFORMS
SETUP AND HOLD TIMES
VOLTAGE WAVEFORMS
PROPAGATION DELAY TIMES
VOLTAGE WAVEFORMS
PULSE DURATION
VOLTAGE WAVEFORMS
ENABLE AND DISABLE TIMES
Timing
Input
Data
Input
Output
Input
tpd
tPLZ/tPZL
tPHZ/tPZH
Open
6 V
GND
TEST
S1
NOTES: A. CL includes probe and jig capacitance.
B. Waveform 1 is for an output with internal conditions such that the output is low except when disabled by the output control.
Waveform 2 is for an output with internal conditions such that the output is high except when disabled by the output control.
C. All input pulses are supplied by generators having the following characteristics: PRR
D. The outputs are measured one at a time with one transition per measurement.
E. tPLZ and tPHZ are the same as tdis.
F. tPZL and tPZH are the same as ten.
G. tPLH and tPHL are the same as tpd.
10 MHz, ZO = 50
, tr
2.5 ns, tf
2.5 ns.
Figure 3. Load Circuit and Voltage Waveforms
相關(guān)PDF資料
PDF描述
SN74ALVCH16334DGG 16-BIT UNIVERSAL BUS DRIVER WITH 3-STATE OUTPUTS
SN74ALVCH16334DGV 16-BIT UNIVERSAL BUS DRIVER WITH 3-STATE OUTPUTS
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SN74HC540DBR OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
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參數(shù)描述
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