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參數(shù)資料
| 型號： | SL28506BZC-2 |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 7/27頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK CK505 PCIE GEN2 56TSSOP |
| 標準包裝： | 35 |
| 類型： | 時鐘/頻率發(fā)生器 |
| PLL： | 是 |
| 主要目的： | Intel CPU 服務(wù)器 |
| 輸入： | 時鐘，晶體 |
| 輸出： | HCSL，LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:19 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 400MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 56-TFSOP（0.240"，6.10mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 56-TSSOP |
| 包裝： | 管件 |
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SL28506-2
.......................DOC #: SP-AP-0021 (Rev AB) Page 15 of 27
PD#
USB, 48MHz
DOT96T
DOT96C
SRCT 100MHz
SRCC 100MHz
CPUT, 133MHz
PCI, 33 MHz
REF
CPUC, 133MHz
Figure 3. Power down Assertion Timing Waveform
DOT 9 6 C
PD#
CP UC, 1 3 3 MHz
C P UT , 13 3MH z
S RCC 10 0MH z
U SB, 4 8 MH z
DOT 9 6 T
S RCT 1 0 0 MHz
Ts ta b le
<1 .8 m s
PC I, 3 3 MH z
REF
Td r iv e _ PW R D N #
< 3 00
s, >2 0 0 m V
Figure 4. Power down Deassertion Timing Waveform
FS _A , FS _B ,F S_C ,FS _D
CKPW RG D
PW R G D_V R M
VD D Clock G en
C lock S tate
C lock O utputs
C lock V C O
0.2-0.3 m s
Delay
Sta te 0
S tate 2
S tate 3
Wait for
VT T_ P W RGD#
Sam ple Sels
Off
On
S tate 1
D evice is not a ffected,
VT T _PW RGD# is ig nored
Figure 5. CKPWRGD Timing Diagram
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