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參數(shù)資料
| 型號： | SI5369D-C-GQ |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 22/84頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK MULT JITTER ATTEN 100TQFP |
| 標準包裝： | 90 |
| 系列： | DSPLL® |
| 類型： | * |
| PLL： | 是 |
| 輸入： | LVCMOS |
| 輸出： | CML，CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 4:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 243MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 1.71 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-TQFP |
| 供應商設備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
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Si5369
Rev. 1.0
29
Reset value = 1110 1101
Register 5.
Bit
D7
D6D5D4
D3D2D1
D0
Name
ICMOS [1:0]
SFOUT2_REG [2:0]
SFOUT1_REG [2:0]
Type
R/W
Bit
Name
Function
7:6
ICMOS [1:0]
ICMOS [1:0].
When the output buffer is set to CMOS mode, these bits determine the output buf-
fer drive strength. The first number below refers to 3.3 V operation; the second to
1.8 V operation. These values assume CKOUT+ is tied to CKOUT-.
00: 8mA/2mA
01: 16 mA/4 mA
10: 24 mA/6 mA
11: 32 mA (3.3 V operation)/8mA (1.8 V operation)
5:3
SFOUT2_REG [2:0] SFOUT2_REG [2:0]
Controls output signal format and disable for CKOUT2 output buffer. The LVPECL
and CMOS output formats draw more current than either LVDS or CML; however,
there are restrictions in the allowed output format pin settings so that the maximum
power dissipation for the TQFP devices is limited when they are operated at 3.3 V.
When there are four enabled LVPECL or CMOS outputs, the fifth output must be
disabled. When there are five enabled outputs, there can be no more than three
outputs that are either LVPECL or CMOS.
000: Reserved
001: Disable
010: CMOS
011: Low swing LVDS
100: Reserved
101: LVPECL
110: CML
111: LVDS
2:0
SFOUT1_REG [2:0] SFOUT1_REG [2:0]
Controls output signal format and disable for CKOUT1 output buffer. The LVPECL
and CMOS output formats draw more current than either LVDS or CML; however,
there are restrictions in the allowed output format pin settings so that the maximum
power dissipation for the TQFP devices is limited when they are operated at 3.3 V.
When there are four enabled LVPECL or CMOS outputs, the fifth output must be
disabled. When there are five enabled outputs, there can be no more than three
outputs that are either LVPECL or CMOS.
000: Reserved
001: Disable
010: CMOS
011: Low swing LVDS
100: Reserved
101: LVPECL
110: CML
111: LVDS
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參數(shù)描述 |
|---|---|
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| Si5374-EVB | 功能描述:時鐘和定時器開發(fā)工具 QUAD DSPLL 8IN/8OUT CLOCK EVAL KIT RoHS:否 制造商:Texas Instruments 產品:Evaluation Modules 類型:Clock Conditioners 工具用于評估:LMK04100B 頻率:122.8 MHz 工作電源電壓:3.3 V |
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