參數(shù)資料
型號： SI5368C-C-GQ
廠商： Silicon Laboratories Inc
文件頁數(shù)： 31/92頁
文件大?。?/td> 0K
描述： IC CLK MULTIPLIER ATTEN 100TQFP
標(biāo)準(zhǔn)包裝： 90
系列： DSPLL®
類型： 時鐘放大器，振動衰減器
PLL： 是
輸入： 時鐘
輸出： CML，CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 4:5
差分 - 輸入:輸出： 是/是
頻率 - 最大： 346MHz
除法器/乘法器： 無/是
電源電壓： 1.71 V ~ 3.63 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 托盤
Si5368
Rev. 1.0
37
Reset value = 1000 1000
Register 12.
Bit
D7D6D5D4D3D2D1
D0
Name
FPW_
VALID
FSYNC_
ALIGN_
REG
FSYNC_
ALIGN_
MODE
FSYNC_
SWTCH_
REG
FSKEW_
VALID
FSYNC_
SKEW
[16:16]
FSYNC_PW [9:8]
Type
R/W
Bit
Name
Function
7
FPW_VALID
FPW_VALID.
When in frame sync mode (CK_CONFIG_REG=1), before writing either a new
FSYNC_PW[9:0] or NC5_LS [19:0] value, this bit must be set to zero. This causes the
existing FSYNC_PW [9:0] or NC5_LS[19:0] value to be held by the internal state
machine for use while the new values are written. Once the new FSYNC_PW [9:0] or
NC5_LS [19:0] values are completely written, set FPW_VALID = 1 to enable their use.
0: Memorize existing FSYNC_PW[9:0] and NC5_LS [19:0] values and ignore
intermediate register values during write of new FSYNC_PW [9:0] and NC5_LS [19:0]
values.
1: Use FSYNC_PW[9:0] value directly from registers
6
FSYNC_
ALIGN_REG
FSYNC_ALIGN_REG.
If FSYNC_ALIGN_PIN=0, this bit controls realignment of FSYNCOUT to the active sync
input (CKIN_3 or CKIN_4). If FSYNC_ALIGN_PIN=1, the FSYNC_ALIGN pin controls
this function.
0: No realignment
1: Active
5
FSYNC_
ALIGN_
MODE
FSYNC_ALIGN_MODE.
This bit must be set to 1 when in frame sync mode (when CK_CONFIG_REG = 1).
4
FSYNC_
SWTCH_REG
FSYNC_SWTCH_REG.
Enables or disables the use of the CKIN3 and CKIN4 loss-of-signal indicators as inputs to
the automatic clock selection state machine for the clock configuration mode supporting
frame sync switching (CK_CONFIG=1 or CK_CONFIG_REG=1).
0: CKIN3 and CKIN4 status not used in clock selection
1: CKIN3 and CKIN4 status used in clock selection
3
FSKEW_
VALID
FSKEW_VALID.
Before writing a new FSYNC_SKEW[16:0] value, this bit must be set to zero, which
causes the existing FSYNC_SKEW[16:0] value to be held internally by the skew
alignment state machine for use while the new value is being written. Once the new
FSYNC_SKEW[16:0] is completely written, set FSKEW_VALID=1 to enable its use.
0: Memorize existing FSYNC_SKEW[16:0] value and ignore intermediate register values
during write of new FSYNC_SKEW value.
1: Use FSYNC_SKEW[[16:0] value directly from registers.
相關(guān)PDF資料
PDF描述
MS27472T24B4P CONN RCPT 56POS WALL MT W/PINS
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VE-J0H-MZ-F2 CONVERTER MOD DC/DC 52V 25W
VE-JVM-MZ-F3 CONVERTER MOD DC/DC 10V 25W
VE-J10-MZ-F4 CONVERTER MOD DC/DC 5V 25W
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參數(shù)描述
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Si5369B-C-GQ 功能描述:時鐘發(fā)生器及支持產(chǎn)品 LW LOOP BW AR CLK MULT/JITTER 4IN 5OUT RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56
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