參數資料
| 型號： | EP2S60F484C4N |
| 廠商： | Altera |
| 文件頁數： | 285/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 60K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數： | 3022 |
| 邏輯元件/單元數： | 60440 |
| RAM 位總計： | 2544192 |
| 輸入/輸出數： | 334 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 配用： | 544-1700-ND - DSP KIT W/STRATIX II EP2S60N 544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N |
| 其它名稱： | 544-1907 EP2S60F484C4N-ND |
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Altera Corporation
1–91
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
The PLL can remain locked independent of the clkena signals since the
loop-related counters are not affected. This feature is useful for
applications that require a low power or sleep mode. Upon re-enabling,
the PLL does not need a resynchronization or relock period. The clkena
signal can also disable clock outputs if the system is not tolerant to
frequency overshoot during resynchronization.
Conclusion
Stratix II and Stratix II GX device enhanced and fast PLLs provide you
with complete control of device clocks and system timing. These PLLs are
capable of offering flexible system-level clock management that was
previously only available in discrete PLL devices. The embedded PLLs
meet and exceed the features offered by these high-end discrete devices,
reducing the need for other timing devices in the system.
Referenced
Documents
This chapter references the following documents:
■
AN 367: Implementing PLL Reconfiguration in Stratix II Devices
■
Configuring Stratix II and Stratix II GX Devices chapter in volume 2 of
the Stratix II GX Device Handbook (or the Stratix II Device Handbook)
■
DC & Switching Characteristics chapter in volume 1 of the Stratix II GX
Device Handbook (or the Stratix II Device Handbook)
■
Selectable I/O Standards in Stratix II and Stratix II GX Devices chapter in
volume 2 of the Stratix II GX Device Handbook (or the Stratix II Device
Handbook)
■
Verification, volume 3 of the Quartus II Development Software
Handbook
相關PDF資料 |
PDF描述 |
|---|---|
| 24C00T/SN | IC EEPROM 128BIT 400KHZ 8SOIC |
| EP1S40F780C7N | IC STRATIX FPGA 40K LE 780-FBGA |
| AMM24DTAN-S189 | CONN EDGECARD 48POS R/A .156 SLD |
| EP1S25F780C6 | IC STRATIX FPGA 25K LE 780-FBGA |
| 24C00T-I/SN | IC EEPROM 128BIT 400KHZ 8SOIC |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| EP2S60F484C5N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S60F484I4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S60F484I4N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S60F672C3 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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